8.5 TLC5510接口电路及程序设计.pptVIP

8.5 TLC5510接口电路及程序设计 TLC5510与FPGA接口电路 TLC5510是CMOS、8位、20MSPS模拟/数字转换器（ADC），它利用了半闪速结构。TLC5510用单5V电源工作，消耗功率100mW(典型值)，具有内部采样和保持电路，具有高阻抗方式的并行口以及内部基准电阻（内部基准电阻使用VDDA可以产生标准的2V满度转换范围）。 与闪速转换器（flash converters）相比，半闪速结构减少了功率损耗和晶片尺寸。通过在2步过程（2-step process）中实现转换，可大大减少比较器的数目。转换数据的等待时间为2.5个时钟。 FPGA与TLC5510的接口电路图 TLC5510与FPGA接口电路图的注释 FPGA_IO1提供TLC5510工作时钟。 FPGA_IO2~9接收TLC5510的采样数据。 FPGA_IO10为TLC5510提供输出使能信号OE，低电平有效。 TLC5510 VHDL采样控制程序设计 TLC5510时序 TLC5510是以流水线的工作方式进行工作的。 它在每一个CLK（时钟）周期都启动一次采样，完成一次采样；每次启动采样是在CLK的下降沿进行，不过采样转换结果的输出却在2.5CLK周期后，如果计算上输出延时td(D)，从采样到输出需经2.5*CLK+ td(D)。对于需要设计的采样控制器，可以认为，每加一个采样CLK周期，A/D就输出一个采样数据。 可以通过对FPGA系统时钟进行分频得到一个与TLC5510的工作周期相一致的CLK1送入TLC5510，就可以对TLC5510实现控制 TLC5510时序图 TLC5510 VHDL采样控制程序 TLC5510采样控制程序电路符号 TLC5510 VHDL采样控制程序 library ieee; use ieee.std_logic_1164.all; entity tlc5510 is port(clk :in std_logic; --系统时钟 oe :out std_logic; --TLC5510的输出使能/OE clk1:out std_logic; --TLC5510的转换时钟 din:in std_logic_vector(7 downto 0); --来自TLC5510的采样数据 dout:out std_logic_vector(7 downto 0));--FPGA数据输出 end tlc5510; architecture behav of tlc5510 is signal q:integer range 3 downto 0; begin process(clk) --此进程中，把CLK 进行4分频，得到TLC5510的转换时钟 begin if clkevent and clk=1 then if q=3 then q=0; else q=q+1; end if; end if; if q=2 then clk1=1; --对系统CLK进行4分频 else clk1=0; end if; end process; oe=0; --输出使能赋低电平 dout=din; --采样数据输出 end behav; ? * * 元件 参数 C1~C7 0.01μF C8~C14 47μF FB1、FB2、FB3 铁氧体磁环 左表为TLC5510与FPGA接口应用电路元器件 。 接下页 *