大规模现场可编程逻辑器件程序设计基础.pdfVIP

第五章 大规模可编程逻辑电路的设计基础 和学习 《数字电路》一样，要想使用VHDL 进行电路设计，不仅要了解第三章介绍的 VHDL 程序的语法和第四章介绍的大规模可编程电路的设计工具，还要掌握经典硬件电路的 VHDL 程序，在此基础上才能完成复杂系统的VHDL 程序设计。本章就介绍经典硬件电路 的VHDL 程序。 5.1 组合逻辑电路的设计 （Combinational logic circuits design ） 电路任一时刻的输出仅仅取决于当时的输入，而与电路原来的状态无关，这样的数字 电路叫做组合逻辑电路。常用的组合逻辑电路有以下几种： （1）编码器 （2 ）译码器 （3 ）数据选择器 （4 ）数据分配器 （5 ）数据比较器 （6 ）加法器 （7 ）三态输出电路 1）编码器 编码是数字电路的基础，所谓编码就是对原始信息符号按一定的数学规则所进行的变 换，如二进制的表示0~9 数字符号的BCD 编码，表示英文字母信息的ASCII 编码和表示汉 字信息的汉字国标编码等。能够实现编码的电路称为编码器，常用的编码器有普通编码器和 优先编码器，下面分别举例实现。 (1) 普通二进制编码器 图5.1 是一个8 ×3 编码器逻辑电路图和真值表如下： 图5.1 8 ×3 编码器逻辑电路图和电路真值表 其VHDL 程序设计如下： library ieee; --库声明 use ieee.std_logic_1164.all; entity coder is --编码器实体描述 port( A : in std_logic_vector(7 downto 0); EN : in std_logic; Y : out std_logic_vector(2 downto 0) ); 1 end coder ; architecture m 1 of coder is --编码器结构体描述 begin Y= 000 when en=1 and aelse 001 when en=1 and aelse 010 when en=1 and aelse 011 when en=1 and aelse 100 when en=1 and aelse 101 when en=1 and aelse 110 when en=1 and aelse 111 when en=1 and aelse 000 ; end m1; architecture m2 of coder is begin process(a) begin if en=1 then case a is when= Y=000 ; when= Y=001 ; when= Y=010 ; when= Y=011 ; when= Y=100 ; when= Y=101 ; when= Y=110 ; when= Y=111 ; when others = y=000;