带ARM核的双CPU数字信号处理器 547073135.docVIP

带ARM核的双CPU数字信号处理器 5470.txt2机会靠自己争取，命运需自己把握，生活是自己的五线谱，威慑呢们不亲自演奏好它？发信人: zijinzx (优柔寡断的天平座的代表), 信区: Signal 标 题: 带ARM核的双CPU数字信号处理器 发信站: 华南网木棉站 (Mon Mar 17 22:37:34 2003), 转信 带ARM核的双CPU数字信号处理器 北京理工大学 徐英慧 马忠梅 引言 TMS320VC5470(简称5470)是集成了基于TMS320C54x体系结构的DSP子系统和基于ARM 7TDMI核的RISC微控制器子系统的双CPU定点数字信号处理器。它与以前的器件相比，提 高了速度、减低了功耗，并且在很大程度上提高了编程灵活性，有利于对产品的软硬件 升级，用于实现具有特殊功能的产品。通过合理安排软硬件资源，还可以节省投资，加 速上市时间。 特性 *集成了1个TMS320C54x体系结构的DSP和1个ARM7TDMI RISK MCU的双CPU处理器； *带有72K x 16位集成SRAM的16位低功耗DSP，速度可高达100MHz； *用于DSP和MCU子系统的现进电源管理和低功耗模式； *集成的DSP子系统外围，包括2个高速的全双工多通道缓冲串口McBSPs，使DSP核可 以与编码器(CODEC)直接接口；具有6个独立通道的DMA控制器；ARM端接口(port interf ace)为MCU子系统和DSP子系统的CPU之间进行有效的信息交换提供了2K x 16位的共享存 储器接口；外存储器接口EMIF(External Memory Interface)；可以将外部总线周期扩展 到14个机器周期的软件可编程等待状态发生器；一个用于控制功能的软件可编程的硬件 定时器；可编程的锁相环PLL时钟发生器。 *带有16K字节集成SRAM和仿真性能增强型的ARM7TDMI RISC微控制器核，使运行速度 可高达47.5MHz； *集成的MCU子系统外围，包括通用异步收发器UART、支持SIR协议的UART/IrDA接口 、串行外围接口SPI、36个通用I/O引脚、I2C接口、2个通用定时器、1个看门狗定时器、 中断处理器，支持Flash/SRAM/SDRAM/ROM的外部存储器接口、对MCU外围灵活的时钟管理 、可编程的锁相环时钟发生器。 *基于片上扫描的仿真逻辑，DSP和MCU核的IEEE标准1149.1+ (JTAG)边界扫描逻辑； *支持DSP和MCU核的基于扫描的仿真。 DSP子系统功能介绍 DSP子系统是基于TMS320C54x、片上存储器和外围的，并且与其它的C54x产品代码兼 容。DSP子系统包括DSP CPU核、用于生产时钟的琐项环、与外部并行设备连接的接口、 1个定时器、72K字的RAM、2个多通道缓冲串口、1 MCU DSP以及1个JTAG接口。 1.DSP核 5470器件中DSP子系统的定点数字信号处理器(DSP)采用的是先进的改进型哈佛体系 结构，其中有1条程序存储器总线和3条数据存储器总线。此处理器提供具有高度并行性 的算术逻辑单元(ALU)、专用硬件逻辑、片上存储器以及附加的片上外设。DSP操作的速 度和灵活性的基础是其高度专用性的指令集。 程序和数据空间的分离以及4条并行总线允许对程序的指令和数据进行同时访问，每 条总线访问不同的存储器空间以以实现不同的DSP操作，从而提供了高度的并行性。在1 个单周期中可以执行2次读操作和1次写操作。并行存储的指令和特定应用的指令可以完 全利用这种结构。另外，数据可以在数据和程序空间之间进行传输。这种并行性保证了 包含算术、逻辑和位运算的强大的操作指令集都可以在1个机器周期内完成。DSP子系统 还包含1个专门用于在线仿真的仿真端口，此端口直接被Spectrum Digital公司的扩展型 开发系统(XDS510PP Plus)硬件仿真器 访问并提供仿真。除此以外，5470的DSP子系统还 包含控制机制，用于管理重复操作、函数调用和DSP中断。 2.DSP存储器 5470器件提供72K字的片上RAM如下：40K字的程序空间单边访问RAM(SARAM)、16K字 的数据空间双边访问RAM(DARAM)和16K字的数据空间单边访问RAM(SARAM)。每一个DARAM 块可以在1个机器周期内执行2次DSP访