数字电路基础_D-触发器使用中应注意的问题.docVIP

4.6 触发器使用中应注意的问题 4.6.1 触发器的电路结构与逻辑功能的关系 在 图4-6-1中, 图(a)所示为同步触发器。同步触发器在CP高电平的全部时间内，都可以接收输入信号并改变输出状态，属于电平触发方式。图示为高电平触发，要求在CP＝l时输入信号保持不变，以防空翻。 图(b)所示为主从JK触发器，只在CP下降沿时改变状态，能克服空翻。但它在CP＝1期间也可接收并存储输入信号，所以要求CP＝l时JK保持不变，以防误翻。它在CP＝l的全部期间内都可以接收输入端的噪声干扰，故抗干扰能力差。JK触发器属于主从触发方式，CP下降沿时翻转。 图(c)所示为利用传输延迟时间的TTL边沿JK触发器，只在CP下降沿时改变状态，而且它只在极短时间内接收输入信号，只要这时J、K保持不变即可。故接收输入端噪声干扰的时间极短，只有1tpd 。 抗干扰能力强。它属于边沿触发方式，CP下降沿触发。 图(d)所示为CMOS边沿JK触发器，也是边沿触发方式；但它是CP上升沿触发。要求在CP上升沿来到之前，J、K信号在tset内保持不变。它接收输入干扰的时间也只有tset，故抗干扰能力也较强。 图(e)所示为维持阻塞D触发器，采用边沿触发方式，CP上升沿触发，它只在tsets。十tH＝3tpd时间内接收信号，要求在3tpd 内D信号应保持不变，其抗干扰能力强。 由4.2.2及4.4.2小节分析可知：图(a)、图(e)具有相同的逻辑功能、相同的特性表、状态图和特性方程，但是在输出状态翻转时各有自己的特点，同步D触发器在CP高电平的全部时间内，都可以接收输入信号并改变输出状态，而维持阻塞D触发器只在3tpd 时间内接收输入信号，抗干扰能力强；故我们可以说同一种逻辑功能的触发器可以用不同的电路结构来实现，即同一种电路结构可以做成不同逻辑功能的触发器，其动态特点不同。电路结构与逻辑功能间无固定的对应关系。 4.6.2触发器时钟脉冲的触发方式 前面分析了触发器电路结构与逻辑功能间的关系，不同的电路结构可实现相同的逻辑功能，但其动态特点是不同的。反映在逻辑符号上时钟脉冲的触发方式是不同的，为了分析方便，以JK触发器为例，来区分各种触发特性，各种触发方式的逻辑符号如图4-6-2所示。请注意时钟脉冲触发方式的不同。 4.6.3 T触发器及触发器间的相互转换 1．T触发器 前面几节中我们提到了RS、JK、D三种类型的触发器，在某些应用场合下，还需要T触发器。T触发器是在CP控制下，具有保持和翻转功能的触发器，其逻辑符号如图4-6-3所示。 它的特性表如表4-6-l所示。 它的特性方程： 若T＝1，则，即每来一个CP脉冲作用后，触发器状态就翻转一次，这种T触发器又叫计数触发器，或叫做T’触发器，实际上T’触发器不过是T触发器的一种特定工作 2．触发器间的相互转换 JK触发器和D触发器是钟控触发器定型产品中使用最广泛的两种触发器。其他功能的触发器，都可由这两种触发器加以变换后得到。 假定由JK触发器转换成D触发器，首先写出两种触发器的特征方程。 D触发器： JK触发器： 然后令这两个方程相等 因此有J=D，K＝，其转换电路如图4-6-5所示。 不同功能的触发器可以相互转换，转换前后时钟脉冲触发方式不变。如转换前的触发器为上升沿触发翻转，转换后的触发器仍为上升沿触发翻转。 4.6.4 触发器的直接置位和直接复位 前面介绍D触发器和JK触发器的逻辑符号时，我们经常会遇到端子(直接置l端)、(直接置0端)，以SN74／54H72下降沿触发的主从JK触发器为例(见图4-6-6)，通过其功能表(见表4-6-2)分析、的作用。 为了应用方便，J、K分别设有3个端子，各端子间的关系为：J＝J1×J2×J3，K＝K1×K2×K3。 因为、的作用与时钟无关，故也称其为异步置位输入端。 如果在和端同时加负脉冲，在负脉冲存在期间，在负脉冲同时消失以后，输出会出现不定状态，这是不允许出现的。 小结 1．触发器的基本特点 触发器是构成各种复杂数字系统的一种基本逻辑单元。基本RS触发器又是构成各种触 发器的基础，基本RS触发器的特点也就是其他各种触发器共有的基本特点。 触发器的基本特点为：触发器有两个稳态，在一定的信号作用下，两个稳态可以互相转换，触发器具有记亿能力。 2．触发器的不同电路结构 本章介绍的触发器按有无时钟控制分为基本RS触发器和钟控触发器两大类。 钟控触发器根据电路结构的不同分为同步触发器、主从触发器、CMOS边沿触发器、维持阻塞触发器以及利用TTL门传输延迟时间的边沿触发器等不同类