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降低 SOC 芯片测试成本的有效方法 吉国凡、王惠 北京华大泰思特特半导体检测技术有限公司 邮编 100088 摘要：通过测试成本模型分析，芯片的测试时间是影响测试成本的重要因素之一， 并行测试是降低测试成本的最有效的方法，但是在实际应用中若从测试机硬件结构和 软件编程入手，也可以减少测试时间，降低测试成本。 关键词：测试成本、测试时间 并行测试、程序优化 研究领域代号 F 1、简介 SoC 技术的发展虽然为降低消费性电子产品的成本提供了新思路，但是也增加了 SoC 芯片的设计、制造和测试难度。面对越来越复杂的 SOC 芯片，测试工程师既要保 证达到全面完备测试的要求，又要不断探索降低测试成本的方法，因此降低测试成本 成了当今业者关注的焦点之一。采用低成本的 ATE（Automatic Test Equipment）明 显可以降低芯片测试成本，但是 SOC 芯片中集成的 IP 核越来越多，越来越复杂，对 ATE 的测试通道数、测试向量深度、测试频率、并测、并发测试能力都提出了更高的 要求，低成本的ATE很难满足要求。因此，仅靠降低测试设备的成本并不是一个很好 的解决方案，需要寻求新的降低SOC测试成本的方法。 芯片测试时间是由芯片的测试程序的运行时间加上与其配套的设备运行时间组 成如图1所示。芯片的测试时间是影响芯片测试成本的重要因素之一，对于产业化测 试，除尽可能减少设备运行时间外，还要结合被测芯片的特点和测试系统的工作方式， 对芯片的测试程序进行优化，加快程序的运行速度，达到节约芯片测试时间、降低测 试成本的目的。 2、测试成本模型[1] 2.1 总成本 每个DUT器件，某项测试成本用C表示： c c c c c ，其中C 为基础成本，C 为操作成本，c 为探卡成本，将Fail Cap Op PC Pkg Cap Op PC 器件进行封装产生的成本表示为C 。探卡成本和封装成本直接与芯片的复杂程度、封 Pkg 装类型有关，所需费用基本上是固定的，在这里暂不考虑。下面只考虑基础成本和操 作成本。 2.2 基础成本 CCap 基础成本是在测试设备的折旧期 TDepr 中消耗的测试成本。折旧期 TDepr 通常为 5 至 10 年。日常维护，可靠性，校准等其他因素减少了设备的可用时间，设备总的可用时间 为P ×T 。测试需要的测试时间为t 。 Util Depr Tot c CInfra C1ChN Ch C1Site S  tTot ， C C  C Cap   Infra Pr ober ATE , 0  S S  p T Util Depr C 探针的成本，C 是 0 通道 ATE 的成本，C 是 ATE 的 1 条通道的成本，N 是 Prober ATE, 0 1Ch Ch 被测芯片需要的通道数，C1site 是每个 site 占用资源的成本，S 是 ATE 可满足的并行测 试site数，S 实际并行测试的site数。 2.3 操作成本 cOp 操作成本包括操作人员的工资、车间的费用、能耗的成本、培训、维护等费用用 Rop 表示，Rop是一个固定的成本比率； R t Op Tot c ； Op S t 为芯片需要的测试时间，t 为测试1个芯片需要