FPGA时序约束、时序分析.pdfVIP

FPGA 设计之——时序设计 FPGA 设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立 (Setup)/保持(Hold)时间的要求。 建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时 间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间(Hold Time)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时 间， 如果保持时间不够，数据同样不能被打入触发器。 FPGA 设计分为异步电路设计和同步电路设计，然而很多异步电路设计都可以转化 为同步电路设计，在设计时尽量采用同步电路进行设计。对于同步电路可以转化的逻辑必须转 化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。 为了让同步电路可靠地运行，就要对时钟偏差进行控制，以使时钟偏差减小到可用的范 围。影响时钟偏差的主要有以下几个因素： o 用于连接时钟树的连线 o 钟树的拓扑结构 o 时钟的驱动 o 时钟线的负载 o 时钟的上升及下降时间 在通常的FPGA 设计中对时钟偏差的控制主要有以下