用于3D集成中的晶圆和芯片键合技术.pdfVIP

… … 一 ．．．． 电子 工 业 毫 用 设菁 矗 目 ： 造 堇： 五 函 l己ij 用于3D集成中的晶圆和 芯片键合技术 ShariFarrens (sussMicroTec，228SussDrive，WaterburyCenter，VT05677，U．S．A．) 摘 要：3D集成技 术包括 晶圆级 、芯片与晶圆、芯片与芯片工艺流程 。通过器件的垂直堆叠得到 其性能的提升，并不依赖于基板的尺寸和技 术。所有的报道均是传输速度提 高，功耗降低 ，性能更 好及更小的外形 因素等优势使得这种技术的名气大振。选择晶圆或芯片级集成的决定应基于几 个关键 因素的考虑。对于不同种类CMOS、非 CM0S器件间的集成 ，芯片尺寸不 匹配引发 了衬底 的变化 (如 300mtn对 l50mm)．芯片与晶圆或芯片与芯片的堆叠也许是唯一的选择。另外 ．当芯 片的成品率明显地不同于晶圆与晶圆键合方法时。在堆叠的晶圆中难以使确认好芯片的量达到 最大。在这种情况下，应将 一枚或两枚晶圆划切成小芯片并仅将合格的芯片垂直地集成 只要适 当地采用晶圆与晶圆键合．Y-艺便可实现 高成品率器件 同类集成 晶圆间键合具有最高的生产效 率 ，工艺流程 简便及最小的成本。满足选择 晶圆级或芯片级工艺总的工艺解决方案应结合对准和 键合细节来考虑决定最终的设备选择和工艺特性。所有这些工艺的论证证 实对于多数产品的制 造 3D集成是可行的，而且有些也 已成为生产的主流。 关键词：3D集成；晶圆键合；晶圆对准；成品率；解决方案 中图分类号：TN405．97 文献标识码：A 文章编号 ：1004．4507(2010)10-0032．08 W aferandDieBondingTechnologiesfor3D Integration ShariFarrens (SUSSMicroTec，228SussDrive，WaterburyCenter，VT05677，U．S．A．) Abstract：3D integration technologiesincludewaferlevel，die-to—waferand die—to-dieprocessing flows．Theperformancegainsachievedbyverticalstacking ofdevicesareindependentofsubstrates sizeandtechnology．Allapplicationsreportenhancedtransmissionspeeds，lowerpowerconsumption， be~erperformance，andsmallerfomr factorstonameafew ofthetechnologybenefits．Thedecisionto choosewaferordielevelintergationisbasedonseveralkeyconsiderations．Forheterogeneousintegra— tionbetweenCMOSandnon-CMOSdevicesthediesizesarenotmatchedandincomingsubstratesize mayvary (300mmvs．150mm ofrexample)．Die—to—waferordie—to—diestackingisperhapstheonly 收稿 日期 ：2010．09—25 ( (总第182期)圈■囡砸 团■ j‘Eq 塑 ．!M日 —— ：：旦市JI蕉遣茎： oDtion．Inaddition，whenthedieyieldsaredramatical