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研究生课程论文 《二位十进制计数四则运算》 课程名称 FPGA原理与运用 姓 名 刘钰佳 学 号 1200401018 专 业 电子与通信工程 任课教师 彭盛亮 开课时间 2013年3月 教师评阅意见： 论文成绩 评阅日期 课程论文提交时间： 2013 年 6 月 30 日 一、摘要： 3 二、正文： 3 2.1、设计要求： 3 2.2、系统顶层设计 3 2.3单元电路设计： 4 2.3.1、控制模式选择模块： 4 2.3.2、加法模块： 4 2.3.3、减法模块： 5 2.3.4、乘法模块： 6 2.3.5、除法模块： 7 2.3.6、模式选择模块： 7 2.4、软件设计 8 2.4.1、“控制模式选择模块”cnt4程序： 9 2.4.2、“加法模块”内部电路子模块my_add的程序如下： 10 2.4.3、“减法模块”内部电路子模块my_sub的程序如下： 10 2.4.4、“乘法模块”内部电路子模块mult2的程序如下： 11 2.4.5、“模式选择模块”程序： 11 三、结论： 12 一、摘要： 本次2位十进制四则运算器电路的设计主要内容是：设计一个2位十进制数的四则运算器，包括加、减、乘、除。 二、正文： 2.1、设计要求： 输入两个2位十进制数（0~99），输出它们的四则运算（加减乘除）结果；发光二极管显示运算模式； 2.2、系统顶层设计 首先是输入二个2位十进制数，分别将这两个数接入加法、减法、乘法和除法模块进行运算，将结果汇总到一个“模式选择模块”，再通过一个按键控制的四进制“控制模式选择模块”控制其输出分别是加法、减法、乘法还是除法的运算的结果，其中除法运算的精确度可以达到小数点的后两位。 2.3单元电路设计： 2.3.1、控制模式选择模块： “控制模式选择模块”原理分析：其中cnt4是一个四进制模块，输入端接CLK，当检测到一个上升沿时，cnt4的结果加1，起到模式转换的作用并将对应的模式用发光二极管显示。“控制模式选择模块”如 图1 图 1 仿真波形如图 2： 图 2 仿真分析：CLK出现一个上升沿时，CQ加1，当CQ加到3时，仍有上升沿的CLK信号时，CQ回到0。是一个4进制计数器。 2.3.2、加法模块： “加法模块”原理分析：输入两个7位2进制数相加，也就是2位的十进制数的和的二进制，得到一个8位的二进制。对应十进制就有百位、十位和个位。再通过除法器除法运算，即两位数相加的结果除掉100后，得到百位和余数；余数除掉10后，得到十位和个位。再将百位、十位和个位分别输出。 “加法模块”如 图3 图3 模块内部电路如图4 图4 仿真波形如图 5 图5 仿真分析：两个2位十进制数分别为ADD_INH和ADD_INL。当ADD_INH为56、ADD_INL为96时，运算的结果是152（其中ADD_OUTB是百位、ADD_OUTS是十位、ADD_OUTG是个位）。是一个2位十进制加法器。 2.3.3、减法模块： “减法模块”原理分析：输入的2位十进制数相减(如A-B)，内部定义一个标志位flag，当A大于或者等于B时，flag置为0，否则flag置为1.A-B得到的值，与“加法模块”类似，经过除法运算得到十位和个位。(结果最多只有两位，极端情况0-99= -99)， “减法模块”如 图6 图 6 模块内部电路如 图 7 图 7 仿真波形如图 8 图8 仿真分析：2位十进制数分别是SUB_INH和SUB_INL，运算的规则是SUB_INH是被减数，SUB_INL是减数。当被减数为36，减数为62时，结果是—26。（结果是负数时flag为“0”，正数或者零时flag为“1”）。是一个2位十进制减法器。 2.3.4、乘法模块： “乘法模块”原理分析：首先分析最大的位数，也就是当输入的2位十进制数都是99时，相乘得到的结果是四位的十进制数9801，即“乘法模块”的输出应有四个，分别是千位、百位、十位、和个位。其实现原理运用了乘法运算过程中的移位相加，输出再通过除法器除法运算，即两位数相乘的结果除掉1000后，得到千位和余数；余数除掉100后，得到百位和余数;余数除掉10后得到十位和个