图4-4a 直接测法的原理框图.docVIP

图4-4a 直接测频法的原理框图 图4-4a是直接测频法的原理图。控制电路是频率计设计的关键，由它产生测频所需的满足一定时序关系的闸门信号、清零脉冲信号和锁存脉冲信号。当频率计正常工作时，宽度为1秒的闸门信号作为计数器的时钟使能信号，而被测信号则作为计数器的时钟输入。当闸门信号为高电平时，计数器即开始计数；而当闸门信号为低电平时，计数器即停止计数，则1秒的闸门时间内计数器的计数值即为被测信号的频率。同时，为了保证测频准确，在每次闸门信号开通前提供给计数器一个清零脉冲信号，让计数器处于零状态，保证计数器每次都从零开始计数。 如果计数器的输出直接译码显示，则在闸门信号为高电平期间，频率计的显示将会随着计数值的增加而不断变化，不断闪烁，人眼将难以分辨。为了防止这种现象，在计数器和显示、译码之间增加一锁存电路。只有当计数器停止计数后（闸门信号由高变低后），才将计数值锁存并译码显示。为了防止显示闪烁，锁存信号的周期必须大于人的视觉滞留时间（约为0.1秒）。 整个设计采用自上而下的层次化设计法，底层的模块通过VHDL语言来实现，顶层则直接采用原理图输入法。为了采用8HZ的外加频率信号产生1秒宽度的闸门信号及相应的清零信号和锁存信号，需先对8HZ进行十三分频，再通过控制模块CODE来实现。 三．源程序和原理图： 十三进制加法计数器cnt13.vhd的VHDL语言源程序 控制模块code.vhd的VHDL语言源程序 十进制加法计数器cnt10.vhd的VHDL语言源程序 锁存模块lock.vhd的VHDL语言源程序 图4-4b 六位数字频率计的原理图 四．实验板配置： 本实例采用实验板中的第1种结构。CLOCK1-8HZ作为输入时钟控制信号，而CLOCK0对应的几组频率可作为被测的频率输入信号，测试结果显示在数码管1-6上。 习题：使用同步计数器设计一四位数字频率计。 6 数字钟 一．设计要求： 设计一时、分、秒可校准的数字钟，且可整点报时（外加的时钟控制信号为1HZ）。 二．设计方法： 根据日常生活的经验，时钟由秒钟、分钟和小时组成，秒和分都是六十进制的，而小时是二十四进制的，因此数字钟的设计框图如图4-5a所示： 图4-5a 数字钟设计框图 设计过程中，为了使计数结果按常规的十进制数显示，六十进制的秒钟和分钟可分别通过一十进制计数器和一六进制计数器构成，而二十四进制的小时则需要通过一转换模块才能实现。在计数器时钟信号的处理上，秒钟的低位计数器的时钟信号由外加的1HZ控制信号提供，而其余的时钟信号则分别由低位的进位信号提供。另外，为了使时、分、秒均可校准，还必须对时、分、秒的低位计数器的时钟输入信号分别外加一脉冲控制信号CTR1、CTR2、CTR3。同时，为了实现整点报时的功能，我们把秒钟、分钟计数器的进位信号相或取反（因进位信号是低电平）后作为整点报时的控制信号，报时时喇叭的鸣叫频率取4096HZ。 整个设计采用至上而下的层次化设计方法。先利用VHDL语言设计底层的模块，然后利用图形输入法输入顶层的原理图。 三．源程序和原理图： 十进制加法计数器cnt10.vhd的VHDL语言源程序 六进制加法计数器cnt6.vhd的VHDL语言源程序 二十四进制加法计数器cnt24.vhd的VHDL语言源程序 转换模块cvt.vhd的VHDL语言源程序 图4-5b 数字钟原理图 四．实验板配置： 本实例采用实验板中的第2种结构。数码管7、8作为小时的显示器，4、5作为分钟的显示器，1、2作为秒钟的显示器；按键8作为清零控制信号（CLR），按键7作为时钟使能控制信号（EN）；按键1作为秒钟校正控制信号（CTR1），按键2作为分钟校正控制信号（CTR2），按键3作为小时校正控制信号（CTR3）；时钟控制信号（CLK）由CLOCK1对应的低频组中的1HZ时钟信号提供；喇叭的鸣叫频率（CRY）采用CLOCK0中的4096HZ。 习题：设计一时、分、秒可校的定时器。 4．7 交通控制灯 设计要求： 设计一红、绿、黄三灯轮流切换的控制系统，外加的时钟控制信号为8HZ。要求黄灯作为红灯和绿灯之间的过渡，持续时间为10秒；绿灯和红灯持续发亮的时间相同，均为30秒。 设计方法： 这是一个比较简单的控制系统，可通过下面的设计方框图来示意： 图4-6a 交通控制灯设计框图 在上图中，红灯、黄灯和绿灯的计数器均由减法计数器构成，使其能够定时，而它们持续发亮的时间则由控制器决定。为了使计数时间能按常规的十进制显示，红灯和绿灯的30秒定时可由一十进制减法计数器和一三进制减法计数器串接而成。计数器的时钟启动信号由8HZ的外