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Verilog HDL 基本语法 标识符 注释 格式 数字值集合 两种数据类型 运算符和表达式 标识符 标识符( identifier）用于定义模块名、端口名、信号名 字母、数字、$符号和_(下划线)符号的组合 标识符的第一个字符必须是字母或者下划线 标识符是区分大小写 Count COUNT //与Count 不同。 R56_68 FIVE$ 关键词 Verilog HDL 定义了一系列保留字，叫做关键词 注意只有小写的关键词才是保留字 书写规范建议 1、用有意义的有效的名字如 Sum 、CPU_addr等。 2、用下划线区分词。 3、采用一些前缀或后缀，如 时钟采用clk 前缀：clk_50，clk_CPU； 低电平采用_n 后缀：enable_n； 4、统一一定的缩写如全局复位信号 rst。 5、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致。 6、自定义的标识符不能与保留字同名。 7、参数采用大写，如SIZE 。 注释 “/*”符号开始，“*/” 结束 在两个符号之间的语句都是注释语句，因此可扩展到多行 /* statement1 ， statement2， .. ... statementn */ 以 // 开头的语句，它表示以 // 开始到本行结束都属于注释语句 // statementn 格式 Verilog HDL 是区分大小写的，即大小写不同的标识符是不同的 书写格式是自由的，即一条语句可多行书写；一行可写多个语句 白空（新行、制表符、空格）没有特殊意义 如 input A；input B；与 input A； input B； 是一样的。 书写规范建议： 一个语句一行。 采用空四格的table 键进行缩进。 数字值集合 Verilog HDL中规定了四种基本的值类型： 0：逻辑0或“假”； 1：逻辑1或“真”； X：未知值； Z：高阻。 注意这四种值的解释都内置于语言中。如一个为z 的值总是意味着高阻抗，一个为0 的值通常是指逻辑0 。 在门的输入或一个表达式中的为“z ”的值通常解释成“x ”。 此外，x 值和z 值都是不分大小写的，也就是说，值0x1z 与值0X1Z 相同。 Verilog HDL 中的常量是由以上这四类基本值组成的。 常量 整型、实型、字符串型。 下划线符号（_）可以随意用在整数或实数中，它们就数量本身没有意义。它们能用来提高易读性； 唯一的限制是下划线符号不能用作为首字符。 整型 整型数可以按如下两种方式书写： 简单的十进制数格式 基数格式 简单的十进制格式 这种形式的整数定义为带有一个可选的“+”（一元）或“-”（一元）操作符的数字序列。 下面是这种简易十进制形式整数的例子。 32 十进制数32 -15 十进制数-15 基数表示法 这种形式的整数格式为： [size ] base value size 定义以位计的常量的位长；base 为o 或O（表示八进制），b 或B（表示二进制），d 或D（表示十进制），h 或H （表示十六进制）之一；value 是基于base 的值的数字序列。值x 和z 以及十六进制中的a 到f 不区分大小写。 5 O37 5 位八进制数（二进制 11111 ） 4D2 4 位十进制数 （二进制0011） 4 B1x_01 4 位二进制数 7Hx 7位x(扩展的x), 即xxxxxxx 4 hZ 4 位z(扩展的z) , 即zzzz 4d-4 非法：数值不能为负 8 h 2A 在位长和字符之间，以及基数和数值之间允许出现空格 3 b001 非法： ` 和基数b 之间不允许出现空格 (2+3)b10 非法：位长不能够为表达式 基数表示法 注意，x （或z ）在十六进制值中代表4 位x（或z ），在八进制中代表3 位x（或z ），在二进制中代表1 位x （或z ） 基数格式计数形式的数通常为无符号数。这种形式的整型数的长度定义是可选的。如果没有定义一个整数型的长度，数的长度为相应值中定义的位数。下面是两个例子： o 721 9 位八进制数 ‘h AF 8 位十六进制数 如果定义的长度比为常量指定的长度长，通常在左边填0 补位。但是如果数最左边一位为x 或z ，就相应地用x 或z 在左边补位。例如： 10b10 左边添0 占位, 0000000010 10bx0x1 左边添x 占位, x x x x x x x 0 x 1 如果长度定义得更小，那么最左边的位相应地被截断。例如： 3 b1001 _ 0011 与3b011 相等 5H0FFF 与5H1F 相等 字符串型 字符串是双引号内的字符序列。字符串不能分成多行书写 INTERNAL ERROR RE