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第2章 ARM体系结构 2.1 ARM体系结构简介 ARM（Advanced RISC Machines）公司简介。 采用RISC架构的ARM微处理器一般具有如下特点： 支持Thumb（16位）/ARM（32位）双指令集，能很好的兼容8位/16位器件。 Thumb指令集可以看作是ARM指令压缩形式的子集，它是为减小代码量而提出，具有16bit的代码密度。 指令执行采用3级流水线/5级流水线技术； 带有指令Cache和数据Cache，大量使用寄存器，指令执行速度更快。大多数数据操作都在寄存器中完成。寻址方式灵活简单，执行效率高。指令长度固定（在ARM状态下是32位，在Thumb状态下是16位）； 支持大端格式和小端格式两种方法存储字数据； 支持Byte（字节，8位）、Halfword（半字，16位）和Word（字，32位）三种数据类型。 采用RISC架构的ARM微处理器一般具有如下特点（续） 支持用户、快中断、中断、管理、中止、系统和未定义等7种处理器模式，除了用户模式外，其余的均为特权模式； 处理器芯片上都嵌入了在线仿真ICE-RT逻辑，便于通过JTAG来仿真调试ARM体系结构芯片，可以避免使用昂贵的在线仿真器。另外，在处理器核中还可以嵌入跟踪宏单元ETM，用于监控内部总线，实时跟踪指令和数据的执行； 具有片上总线AMBA（Advanced Micro-controller Bus Architecture）。 AMBA定义了3组总线：先进高性能总线AHB（Advanced High performance Bus）；先进系统总线ASB（Advanced System Bus）；先进外围总线APB（Advanced Peripheral Bus）。通过AMBA可以方便地扩充各种处理器及I/O，可以把DSP、其他处理器和I/O（如UART、定时器和接口等）都集成在一块芯片中； 先进高性能总线AHB 应用于高性能、高时钟频率的系统模块，它构成了高性能的系统骨干总线（ back-bone bus ）。它主要支持的特性是： 数据突发传输（ burst transfer ,硬盘传输） 数据分割传输（ split transaction ） 流水线方式 一个周期内完成总线主设备（ master ）对总线控制权的交接 单时钟沿操作 内部无三态实现 更宽的数据总线宽度（最低32位，最高可达1024位，但推荐不要超过256位） 先进系统总线ASB 是第一代AMBA系统总线，同AHB相比，它数据宽度要小一些，它支持的典型数据宽度为8位、16位、32位。它的主要特征如下： 流水线方式 数据突发传送 多总线主设备 内部有三态实现 先进外围总线APB 是本地二级总线（local secondary bus ），通过桥和AHB/ASB相连。它主要是为了满足不需要高性能流水线接口或不需要高带宽接口的设备的互连。 APB 只有一个APB桥，它将来自AHB/ASB的信号转换为合适的形式以满足挂在APB上的设备的要求。桥要负责锁存地址、数据以及控制信号，同时要进行二次译码以选择相应的APB设备 采用RISC架构的ARM微处理器一般具有如下特点（续） 采用存储器映像I/O的方式，即把I/O端口地址作为特殊的存储器地址； 具有协处理器接口。ARM允许接16个协处理器，如CP15用于系统控制，CP14用于调试控制器； 采用了降低电源电压，可工作在3.0V以下；减少门的翻转次数，当某个功能电路不需要时禁止门翻转；减少门的数目，即降低芯片的集成度；降低时钟频率等一些措施降低功耗； 体积小、低成本、高性能。 ARM微处理器系列 ARM微处理器目前包括下面几个系列，以及其它厂商基于ARM体系结构的处理器，除了具有ARM体系结构的共同特点以外，每一个系列的ARM微处理器都有各自的特点和应用领域。 － ARM7系列 － ARM9系列 － ARM9E系列 － ARM10E系列 － SecurCore系列 － Inter的Xscale － Inter的StrongARM 其中，ARM7、ARM9、ARM9E和ARM10为4个通用处理器系列，每一个系列提供一套相对独特的性能来满足不同应用领域的需求。SecurCore系列专门为安全要求较高的应用而设计。 ARM体系结构 一个典型的ARM体系结构方框图如图2.1.1所示，包含: 有32位ALU 算术逻辑单元(Arithmetic Logic Unit)是中央处理器(CPU)的执行单元 31个32位通用寄存器及6位状态寄存器 32×8位乘法器32×32位桶形移位寄存器 指令译码及控制逻辑 指令流水线和数据／地址寄存器等。 ARM体系结构 1．ALU 2．桶形移位寄存器 3．高速乘法器 4．浮点部件 5．控