数字集成器件与应用(第一天).pptVIP

基于FPGA的数字电子时钟设计与实现 -------数字集成器件与应用 课程设计要求 1、出勤率（20%） 2 、平时成绩（20%） 4、课程设计报告（30%） 5、课程设计答辩（30%） 背景 随着电子技术的发展，数字电路朝着速度快、容量大、体积小、重量轻的方向发展 专用集成电路ASIC(Application Specific Integrated Circuit):全定制、半定制和可编程逻辑器件（CPLD和FPGA) PLD(Programmable Logic Device） CPLD(Complex Programmable Logic Device） FPGA(Field Programmable Gate Array）现场可编程门阵列 背景 PLD:可以由用户定义和设置逻辑功能的数字集成电路，属于可编程ASIC。 CPLD:内部含有许多逻辑块（与-或阵列和触发器）和连线资源，采用CMOS E2PROM工艺制作。 FPGA:内部主要由许多可编程逻辑模块组成，靠纵横交错的分布式可编程互连线连接起来，可构成极其复杂的逻辑电路 背景 ALTERA公司的FPGA MAX 7000S、MAX3000A、FLEX10K、Cyclone系列（) 课程设计所采用的FPGA芯片 Cyclone II系列的EP2C70F896C6 背景 EDA技术的发展： CAD计算机辅助设计 CAE计算机辅助工程 EDA电子设计自动化 EDA采用硬件描述语言作为设计的输入，具有系统级仿真和综合的能力。 背景 硬件描述语言 描述硬件电路的功能、信号连接关系及时序关系的语言。 分层的思想（从抽象到具体） 用分层模块表示极其复杂的数字系统，利用EDA软件进行仿真验证，把其中需要变成实际电路的模块组合，经过综合工具转化成门级网表，然后利用布局布线工具，把网表转化为要实现的具体电路布线结构 背景 EDA设计与实现的流程 系统设计 行为综合 功能模拟（仿真） 逻辑综合 时序模拟（仿真） （下载到FPGA芯片） 背景 硬件描述语言的发展、内容和特点 课程设计所采用的开发平台：Quartus II 是可编程片上系统的综合性设计环境，它支持CPLD和FPGA器件的开发。 背景 开发流程 （1）设计输入 （VHDL、Verilog HDL、原理图Block Symbol 等方式) （2）综合 （3）布局布线 （4）逻辑和时序仿真 （5）编程下载 VHDL与verilog HDL区别与联系 （1）区别 Verilog工业生产,VHDL学术研究 Verilog语法格式较灵活,VHDL规范严谨 Verilog集成电路综合，VHDL组合逻辑综合 （2）共同点 HDL特别是一线硬件设计工程师的利器，与C类似，是SOC等集成电路设计的法宝。 Quartus II的使用 1、熟悉Quartus II的界面和常用功能 2、以与门为例（原理图输入与VHDL输入） 3、十进制计数器为例（VHDL和Verilog ） 4、学生完成十进制计数器（Verilog HDL) 5、学生撰写Quartus II使用说明（常用功能截图和解释 ） 十进制计数器源码（Verilog） * *