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内容概要 实验目的 了解卡式电话计费器的工作原理。 掌握卡式电话计费器的设计方法 。 实验要求 设计一个卡式电话计费器 计费器在话卡插入后,能将卡中的币值读出并显示出来;在通话过程中,根据话务种类计话费并将话费从卡值中扣除,卡值余额每分钟更新一次;计时与计费数据均以十进制形式显示出来。 话务分为3类:市话、长话和特话。市话按每分钟3角钱计费,长话按每分钟6角钱计费,特话不收费。当卡中余额不足时产生告警信号,当告警时间达到15s时切断当前通话。 实现设计的编程下载 实验指导 卡式电话计费器的接口示意图 信号定义 输入信号 时钟信号(clk):频率为1Hz 卡插入信号(card) 接通信号(state) 话务种类(decide[1..0]) 设置卡内金额的个位(set_money_low) 设置卡的金额的高位(set_money_high) 输出信号 通话时间(disptime[7..0]) 卡值余额(dispmoney[7..0]) 写卡信号(write) 读卡信号(read) 告警信号(warn) 切断通话(cut) 接通信号(state_out) 话务种类(decide_out[1..0]) 中间变量 reg[7:0] money; //卡内余额 reg[7:0] dtime; //通话计时 reg t1m; //分时钟,写卡的时刻 integer num1,temp; // num1——对通话时间计数;temp用于计告警时间 设计思路 整个设计account.v主要由3个always模块组成,分别完成产生分时钟,电话计费和计时以及在告警时间过长时切断通话的功能。 (1)产生分时钟 always @(posedge clk) //在接通线路的情况下,计数器num1以clk(T=1s)为时钟进行计数,计到59s时,计数器清零,并产生分时钟信号t1m。未接通线路时,num1和t1m均为0。 (2)电话计费和计时 always @(negedge clk) begin //首先设置卡内的金额初值 //然后进行通话计费和计时 ① 在卡插入,并接通线路的情况下,当通话时间够1分钟时,采用case语句,根据 话务种类(decide的值),进行通话计费 ② 当卡已拔出,或线路未接通时,对一些信号进行复位 (3)在告警时间过长时切断通话 always @(posedge clk) //当告警时间达15秒时,产生切断通话信号(cut),电话局根据此信号切断通话,则接通信号变为低电平。 //若卡已拔出或线路已断,则复位切断通话信号cut。 实验内容 1. 用Verilog 语言设计卡式电话计费器的逻辑模型(文件名为account.v) 为很快观察到卡内余额不足的现象,本实验假定通话时间disptime最长为59分钟; 采用LED中D1~D7分别显示输出信号write、read、warn、cut、state_out、decide[0]和decide[1]。 2. 对account.v进行编译与仿真 仿真要求 Tclk = 1s,Grid Size = 1s,仿真结束时间取1000s (1)仿真电话卡插入后,线路接通,打市话的情况。观察各输出信号和中间变量的变化。尤其注意仿真卡中余额不足的情况。 (2)再给电话卡充值,仿真线路接通,打长话的情况。观察各输出信号和中间变量的变化。尤其注意仿真卡中余额不足的情况 (3)将电话卡拔出、再插入后,仿真打特话 3. 设计下载用顶层文件 文件名为account_top.bdf 为减少等待时间,使实验箱上的15秒表示现实电话机上的一分钟。首先用Verilog 语言设计一个分频子模块,将实验箱的20MHz系统时钟信号分频到4Hz,则disptime每隔15s加1计数,表示通话的分钟数。 然后创建一个顶层图形设计文件account_top.bdf;选择器件EP1C12Q240C8,进行编译 。 下载用顶层文件account_top.bdf 4. 引脚锁定及编程下载 对顶层图形设计文件编译,再进行引脚锁定 引脚定义 重新编译,生成编程文件.sof文件 运行下载程序,将编程目标文件phone.sof文件下载到FPGA器件中 5. 在线校验 首先用键9和键10设置电话卡的金额初值。 验证电话卡插入后,线路接通,打市话的情况 。 观察read信号何时有效,write信号何时有效,通话时间和卡内余额的变化是否正确。尤其注意观察当卡中余额不足3角时,何时产生warn信号,又在何时产生cut信号。 再用键9和键10设置电话
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