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第九章 数字系统设计与实现 9.1 时钟电路的设计与实现 9.1.1 模24计数器的VHDL设计 9.1.2 模60计数器的原理图设计 9.1.3 顶层文件设计 9.1 时钟电路的设计与实现 数字系统设计一般采用自顶向下的层次化设计方法，在MAX+plusⅡ环境下可利用层次化设计方法实现自顶向下的设计。电路设计时，分析设计要求，划分模块，进行低层设计，然后进行顶层设计的连接。下面以图形和文本混合输入为例，设计一个时钟电路，时钟电路由模60计数器构成秒、分电路，模24计数器构成小时电路，生产各模块的符号文件，最后用时、分、秒模块构成顶层时钟电路。 9.1.1 模24计数器的VHDL设计 IF(clr=0)THEN qh=0000; ql=0000; elsif (clkevent and clk=1)then IF(en=1)THEN if(ql=3)then ql=0000; if(qh=2)then qh=0000; else qh=qh+1; end if; else ql=ql+1; end if; end if; end if; end process; end beh; 完成模24计数器的设计，且仿真通过之后，执行菜单File下的Create Default Symbol命令，生成符号cntm24v，该符号将成为当前项目库中的一个元件。 9.1.2 模60计数器的原理图设计 这里采用原理图输入方式设计模60计数器，输入信号有计数使能en、清零clear、时钟clk；输出信号有ql0、ql1、ql2、ql3、qh0、qh1、qh2以及进位输出。调用库中已有的元件符号74161、三输入与非门nand3、非门not等，构成符合要求的计数器，图9.1是模60计数器的原理图。 9.1.3 顶层文件设计 执行菜单File下的建立新文件，文件名为clock.gdf。在clock.gdf空白处双击鼠标左键，打开Enter symbol对话框选择调用的元件，在元件列表区可看到已经生成的两个元件cntm24和cntm60，调用cntm24和cntm60，连接构成时钟电路的顶层设计文件，clock.gdf文件如图9.2所示。 对顶层设计文件clock.gdf进行编译和仿真，调整仿真时间和栅格尺寸，观察仿真波形。在Option菜单下选择Grid Size调整显示栅格的大小。在File菜单下选择End Time设置仿真时间。利用左侧工具栏上的波形绘制图标，可以方便地对波形文件进行编辑，如输入时钟信号clk，en和clr设置为高电平等。波形文件保存为clock .scf，接下来对该文件进行仿真。 打开仿真器窗口，单击Start按钮，开始仿真，得到如图9.3所示的仿真波形，观察时、分、秒之间的进位关系。选择芯片，分配引脚，再次进行编译，正确后将设计配置到芯片。 图9.3 clock.gdf仿真波形 完成全部设计后，在菜单MAX+plusⅡ下选择Hierarchy Display命令，显示clock文件层次结构如图9.4所示。 9.2 UART数据接收发送电路设计与实现 9.2.1 UART程序设计 9.2.2 UART程序仿真 9.2 UART数据接收发送电路设计与实现 分析UART结构，可以看出UART主要由数据总线接 口和控制逻辑、波特率发生器、发送和接受等部分组 成，各部分间关系如图9.5所示。 了解UART的基本组成结构后，需要对各部分的功能进行详细的分析。假定所要设计的UART功能为：数据位7位、8位可选，波特率可选，校验方式有奇、偶、无等多种方式。 1. 波特率的设定 UART的接收和发送可以采用相同的波特率进行，当然也可以实现不同波特率的收发，这里采用相同波特率的收发，波特率可以通过CPU的总线接口进行设置。假设UART收发的每一个数据宽度都是波特率发生器输出时钟周期的16倍，假定按照9600bps的波特率进行收发，那么波特率发生器输出的时钟频率应为9600×16Hz。 假定系统提供的时钟为1.8432MHz，那么可以用CPU写入不同的数值到波特率