第六讲ARM硬件设计3-2011.pptVIP

4 S3C44B0X时钟与功耗管理器 44B0X内有时钟发生器电路，主要功能二个： 芯片外部引脚引入低频晶振信号或外部时钟信号，经PLL电路产生较高频率的信号用于系统，对PLLCON设置不同参数，PLL电路产生不同频率的信号。 通过对CLKCON等寄存器设置参数，断开或连接44B0X的不同功能部件的时钟源达到减少功耗目的。 系统时钟源直接采用外部晶振，内部PLL电路，可以调整系统时钟，使系统运行速度更快。 引脚信号与时钟相关的有OM[3：2]，EXTCLK， XTAL0，EXTAL0，PLLCAP，CLKOUT 时钟源 图： 外接晶体振荡电路， XTAL0， EXTAL0 外接时钟源， EXTCLK OM[3：2]： 00，系统使用方式1时钟源。 01，系统使用方式2时钟源。 10，11 作为芯片测试模式使用。 OM[3：2] 时钟， 晶振驱动， PLL启动状态， Fout 0 0 晶振 使能 使能 PLL输出 时钟 0 1 外部 禁止 使能 PLL输出 时钟 其他模式 10，11 测试模式 PLL 时钟发生器内部的PLL是一种用于 参考输入信号在频率和相位上产生同步输出 信号的电路。包括3个模块； VCO： 产生随输入电压的变化而成比例的输 出频率。 分频器P：将输入频率Fin除以p 分频器M：将VCO的输出频率除以S，即得到 fpllo，PLL模块的输出。 PLL控制寄存器 (PLLCON)：0X01D80000 其中：MDIV [19：12]；PDIV [9：4] SDIV [1：0] FPLLO＝(m * Fin) / (p * 2 s) m＝(MDIV + 8), p＝(PDIV + 2), s＝SDIV 注意: FPLLO 必须大于20Mhz，小于66Mhz MDIV, PDIV, SDIV可通过PLLCON寄存器设置 例子 如果Fin=14.318Mhz，Fout=60Mhz，计算出的结果如下所示; MDIV=59，PDIV=6 ，SDIV=1 Fout 须大于20MHZ,小于66MHZ. 例1： 设 Fin=14.318Mhz，要求Fout=60Mhz， 计算出的结果如下所示; MDIV=59，PDIV=6 ，SDIV=1 FPLLO = [（59+8）x 14.318]/[（6+2）x 21] = 59.956 MHZ PLL控制寄存器：PLLCON PLLCON 地址：0X，01D80000 初始值： 0X3808 [19：12] MDIV主分频控制，初始值：0X38 [9：4] PDIV 预分频控制，初始值：0X08 [1：0] SDIV 分频后控制，初始值：0X00 rPPLCON = 0X00 |（0X08 《4）|（0X38 《12） CLKCON：时钟控制寄存器，可控制MCLK到 IIC，IIS，PWM，ADC，RTC。UART0，UART1， LDC等模块。 CLKSLOW：慢速时钟控制寄存器 例2： 设 Fin=10 Mhz，主分频 MDIV = 0X34， 预分频PDIV = 0X3，后分频 SDIV = 0X1， 则PLL输出频率？ FPLLO = [（52+8）X10]/[（3+2）X21] = 60 MHZ 5 电 源 电源管理模式, 具有5种模式，使CPU核等基本模块及外围模块的功耗得到优化与配置。 S3C44B0X的电源管理方案有5种： 正常模式（Normal Mode） 低速模式（Slow Mode） 空闲模式（Idle Mode） 停止模式（Stop Mode） LCD的SL空闲模式（SL Idle Mode） 正常模式: 时钟向S3C44B0X的CPU和外设提供时钟信号。此时，当所有的外设都被打开时，功耗达到最高值。通过S/W来控制外设的动作。当一个定时器和DMA不再需要时，可断开时钟与定时器和DMA的连接，以降低功耗。 低速模式: 直接使用外部时钟作为S3C44B0X的主时钟而不是PLL。功耗仅依赖于外部时钟的频率。 空闲模式: 时钟断开与CPU的连接，仍然向所有的外设提供时钟信号。这种模式，可降低由CPU核引起的功耗。任何向CPU发出的中断请求都可将CPU从这种模式下唤醒。 停止模式: 通过禁止PLL来冻结时钟向CPU和外设提供时钟信号，此时的功耗仅依赖于S3C44B0X的漏电流，通常小于10uA。停止模式的唤醒