第二章 MCS-51单片机结构原理-2.ppt

一、P0口的结构 1、P0口作为普通I/O口 2、P0作为地址/数据总线 作输出时：将1写入锁存器，使输出级的场效应管截止，输出线由内部上拉电阻提升为高电平，输出为1、将0写入锁存器，场效应管导通，输出线为低电平，即输出为0； 作输入时：必须先将1写入锁存器，使输出级的场效应管截止，输出口线由内部上拉电阻提升为高电平，同时也能被外部输入源拉成低电平，即当外部输入1时，该口线为高电平、外部输入0时，该口线为低电平。 用作输入口时，能被任何TTL和MOS电路驱动，由于具有内部上拉电阻，也可以直接被集电极开路和漏极开路电路所驱动。可驱动4个LSTTL负载。 三、P2的内部结构 四、P3口 * * 下图为P0口的某位P0.n(n=0~7)的结构图，它由一个输出锁存器、两个三态输入缓冲器和输出驱动电路及控制电路组成。从图中可以看出，P0口既可以作为I/O用，也可以作为地址/数据线用。 §2-５ 并行I/O端口 四个端口、双向、每个口都有8根引线，每一条IO引线都可以独立地用于输入输出，每一个端口包含一个锁存器（分别对应于4个特殊功能寄存器，地址为：80H、90H、A0H、B0H）。 CPU发出控制电平“0”封锁“与”门，将输出上拉场效应管T1截止，同时使多路开关MUX把锁存器与输出驱动场效应管T2栅极接通。从内部总线来的数据经锁存器反相和场效应管T2反相，输出到端口引脚线上，故内部总线与P0口同相。由于输出驱动级是漏极开路电路，若驱动NMOS或其它拉流负载时，需要外接上拉电阻。P0的输出级可驱动8个LSTTL负载。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 ①输出时 ② 输入时----分读引脚或读锁存器 读引脚：由传送指令(MOV)实现； 下面一个缓冲器用于读端口引脚数据，当执行一条由端口输入的指令时，读脉冲把该三态缓冲器打开，这样端口引脚上的数据经过缓冲器读入到内部总线。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 P0.n → G1 → D → 内部总线 G1 G2 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 ② 输入时----分读引脚或读锁存器 读锁存器：上面一个缓冲器用于读端口锁存器Q端的数据，它与引脚数据保持一致。这一安排是为了满足“读-改-写”指令的需要，如：ANL P0，A；ORL P0,A;等，其操作是：先将端口字节全部8位读入，再通过指令修改某些位，然后将新的数据写回端口寄存器中。 Q → G2 → D →内部总线 G1 G2 **原因：如果此时该端口的负载恰是一个晶体管基极，且原端口输出值为1，那么导通了的PN结会把端口引脚高电平拉低；若此时直接读端口引脚信号，将会把原输出的“1”电平误读为“0”电平。现采用读输出锁存器代替读引脚，图中，上面的三态缓冲器就为读锁存器Q端信号而设，读输出锁存器可避免上述可能发生的错误。** D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 准双向口： 从图中可以看出，在读入端口数据时，由于输出驱动FET并接在引脚上，如果T2导通，就会将输入的高电平拉成低电平，产生误读。所以在端口进行输入操作前，应先向端口锁存器写“1”，使T2截止，引脚处于悬浮状态，变为高阻抗输入。这就是所谓的准双向口。 在系统扩展时，P0端口作为地址/数据总线使用时，分为： P0引脚输出地址/数据信息。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 CPU发出控制电平“1”，打开“与”门，又使多路开关MUX把CPU的地址/数据总线与T2栅极反相接通，输出地址或数据。由图上可以看出，上下两个FET处于反相，构成了推拉式的输出电路，其负载能力大大增强。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 P0引脚输出地址/输入数据 输入信号是从引脚通过输入缓冲器进入内部总线。 此时，CPU自动使MUX向下，并向P0口写“1”，“读引脚”控制信号有效，下面的缓冲器打开，外部数据读入内部总