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FPGA学习笔记 XilinxFPGA开发流程的熟悉（ISE使用） 工欲善其事必先利其器，FPGA学习先从开发环境的熟悉开始，整体了解整个开发流程，了解一个完整的设计流程包括电路设计与输入、功能仿真、设计综合、综合后仿真（静态时序仿真）、设计实现、布线后仿真(时序仿真)和下载、板调试等主要步骤，如下图所示。 图1 整体过程示意图 我以全加器作为熟悉过程实例。 1：verilog源码输入： `timescale 1ns / 1ps module Fu_Str(A,B,Cin,Sum,Cout); input A,B,Cin; output Sum,Cout; wire S1,T1,T2,T3; xor X1(S1,A,B), X2(Sum,S1,Cin); And A1(T3,A,B), A2(T2,B,Cin), A3(T1,A,Cin); or o1(Cout,T1,T2,T3); endmodule 2 Test Bench Wavform: 功能仿真： 程序测试： `timescale 1ns / 1ps module FuAdder; // Inputs reg A; reg B; reg Cin; // Outputs wire Sum; wire Cout; integer i,j; // Instantiate the Unit Under Test (UUT) Fu_Str uut ( .A(A), .B(B), .Cin(Cin), .Sum(Sum), .Cout(Cout) ); initial begin // Initialize Inputs A = 0; B = 0; Cin = 0; for(i=1;i10;i=i+1) #10 A=i; end initial begin for(j=1;j10;j=j+1) #10 B=j; end initial begin $monitor($time,,,%d+%d+%d={%d,%d},A,B,Cin,Sum,Cout); #100 $finish;// Wait 100 ns for global reset to finish end endmodule 运行结果： 0 0+0+0={0,0} 10 1+1+0={0,1} 20 0+0+0={0,0} 30 1+1+0={0,1} 40 0+0+0={0,0} 50 1+1+0={0,1} 60 0+0+0={0,0} 70 1+1+0={0,1} 80 0+0+0={0,0} 90 1+1+0={0,1} Stopped at time : 100.000 ns 3 综合： RLT Schematic： 双击查看内部结构： 半加器实验 1源码： `timescale 1ns / 1ps module HalfAdder(A,B,SUM,Carry); input A,B; output SUM,Carry; assign #2 SUM=A^B; assign #5 Carry=AB; endmodule 功能仿真 输入波形： 输出波形： 原理图： 内部结构： 时序仿真： 8位移位寄存器 源码： module shifter(din, clk, clr, dout); input din, clk, clr; output [7:0] dout; reg [7:0] dout; always @(posedge clk) begin if (clr) dout = 8h0; // 同步清0 else begin dout = dout1; //输出信号左移一位 dout[0] = din; // 输入信号补充到输出信号的最低位 end end 功能仿真 波形输入： 波形输出： 原理图 内部结构： 主要过程只是学习熟悉开发环境 Verilog语言学习 其他从略，主要关注几种线网中多个驱动源驱动一个连线时，线网有效值的取值表 只是一个很粗浅的