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Altera FPGA、CPLD 设计学习笔记 硬件设计基本原则1)速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。2)硬件原则：理解HDL本质3)系统原则：整体把握4)同步设计原则：设计时序稳定的基本原则2.Verilog作为一种HDL语言，对系统行为的建模方式是分层次的。比较重要的层次有系统级（system）、算法级（Algorithm）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Gate）、电路开关级（Switch）。3.实际工作中，除了描述仿真测试激励（Testbench）时使用for循环语句外，极少在RTL级编码中使用for循环，这是因为for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，不能有效的复用硬件逻辑资源，造成巨大的浪费。一般常用Case代替。4.If…else…和case在嵌套描述时是有很大区别的，If…else…是有优先级的，一般来说，第一个If的优先级最高，最后一个else的优先级最低。而case语句是平行语句，它是没有优先级的，而建立优先级结构需要耗费大量的逻辑资源，所以能用case的地方就不要用if…else…语句。补充：1.也可以用if….; if…; if…;描述不带优先级的“平行”语句。5.FPGA一般触发器资源比较丰富，而CPLD组合逻辑资源更丰富。6. FPGA和CPLD的组成? ?? ? FPGA基本有可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。? ?? ? CPLD的结构相对比较简单，主要由可编程I/O单元、基本逻辑单元、布线池和其他辅助功能模块组成。7.Block RAM:? ?? ? 3种块RAM结构，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM(64Kbit).? ?? ?? ?? ???M512 RAM:适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；? ?? ?? ?? ???M4K RAM: 适用于一般的需求? ?? ? M-RAM: 适合做大块数据的缓冲区。Xlinx 和 Lattice FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构，这种技术被称为分布式RAM。8.善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作，不仅简化了设计，并且能有效地提高系统的精度和工作稳定性。9.异步电路和同步时序电路的区别异步电路:电路核心逻辑有用组合电路实现异步时序电路的最大缺点是容易产生毛刺。不利于器件移植不利于静态时序分析（STA）、验证设计时序性能。同步时序电路:电路核心逻辑是用各种触发器实现电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的同步时序电路可以很好的避免毛刺利于器件移植利于静态时序分析（STA）、验证设计时序性能。10.同步设计中，稳定可靠的数据采样必须遵从以下两个基本原则：1)在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的Setup时间之久，这条原则简称满足Setup时间原则；2)在有效时钟沿到达后，数据输入至少还将稳定保持采样寄存器的Hold时钟之旧，这条原则简称满足Hold时间原则。11.同步时序设计注意事项：异步时钟域的数据转换。组合逻辑电路的设计方法。同步时序电路的时钟设计。同步时序电路的延迟。同步时序电路的延迟最常用的设计方法是用分频或者倍频的时钟或者同步计数器完成所需的延迟，对比较大的和特殊定时要求的延时，一般用高速时钟产生一个计数器，根据计数产生延迟；对于比较小的延迟，可以用D触发器打一下，这样不仅可以使信号延时了一个时钟周期，而且完成了信号与时钟的初次同步。在输入信号采样和增加时序约束余量中使用。另外，还有用行为级方法描述延迟，如“#5 alt;=4’0101;”这种常用于仿真测试激励，但是在电路综合时会被忽略，并不能起到延迟作用。Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现，如下例就是个纯组合逻辑设计，综合与实现结果没有使用FF。module Reg_c( Reset,cs,Din,Dout,Addr)? ?? ? in