7第四章嵌入式结构设计2.pptVIP

4.4 通用I/O接口的设计 嵌入式系统的I/O接口与处理器之间的连接一般不使用系统总线，而是直接连接在处理器的引脚上。例如，S3C44BO有71个，S3C2410有117个，PXA255有84个GPIO管脚。GPIO的管脚可被编程设置成为普通的输入或输出状态。如被作为输入端时，该GPIO管脚可被设置工作在中断方式或查询方式。但当系统被复位后，所有的GPIO管脚的默认值为输入状态。 有些GPIO管脚还通过设置具有第二功能。 1） GPIO的配置 GPIO的配置与所连接的外设有关，在系统启动时应对它们进行正确设置。GPIO的设置主要由几个专用的寄存器来完成，如： GPDR(方向寄存器）：负责设置GPIO的输入、输出功能。 GPSR(输出置位寄存器)：在输出模式下，可以通过GPSR设置GPIO管脚上的高电平值。 GPCR (输出清零寄存器)：在输出模式下，可以通过GPCR设置GPIO管脚为低电平值。 GPLR(引脚状态寄存器）：当某管脚设置为输入模式时，读GPLR(引脚状态寄存器）的内容可以反映当前GPIO管脚的状态。 GPER是探测上升沿使能的专用寄存器； GFER是探测下降沿使能的专用寄存器； GEDR是探测上升下降沿使能的专用寄存器； GAFR是设置第二功能寄存器。 2）GPIO的设计要求 在并行信号传输中，不仅有数据线另外还需要有相应的控制线和电源线，每条数据导线传输一个数据位。这时要求数据总线长度必须较短，否则长的导线会导致有较高的寄生电容值，影响数据的传输速度。 此外，并行总线中各导线长度上的小差异，也可能导致所接受的数据字各位的抵达时间不同，影响数据的准确性。 ARM架构中的处理器内核和处理器核一般都没有I/O总线部件，需要通过先进微控制总线架构AMBA来扩展宏单元和总线I/O部件，为微处理器提供32位地址信号、32位数据信号和读/写、时钟、外围复位、选通等控制信号。 3）编址形式 ARM采用存储器与I/O统一编址的方式，即把I/O端口当作为特殊的存储器地址来对待处理。 比如S3C44B0X微处理器芯片，芯片内部具有71个通用多功能输入输出引脚，分别包含在如下7组端口中： 1个10位输出端口（端口A）； 1个11位输出端口（端口B）； 1个16位输入／输出端口（端口C）； 2个8位输入／输出端口（端口D和G）； 2个9位输入／输出端口（端口E和F）。 举例 PXA27X处理器提供了120个的GPIO，其分组如下： 端口A通用目地的I/O； 端口B可选输入功能; 端口C可选输入功能; 端口D可选输入功能; 端口E可选输出功能； 端口F可选输出功能； 端口G可选输出功能。 4.4.1 中断系统接口概述 嵌入式系统中一般具有与硬件、软件相关的中断源、软件错误相关的中断源、为调试程序而设置的中断源和系统分时所用的中断源。执行中断要经过三个环节：中断响应、中断处理和中断返回。 为了提高I/O高速数据处理的能力，微处理器系统本身具有快速中断FIQ能力，而对其余的I/O源可安排为一般中断源IRQ。 注意：在使用I/O中断处理事件比较频繁的场合时，会很明显地影响嵌入式系统的性能。因此，微处理器内部包含有直接存储控制通道DMA。这样使用DMA方式，I/O的数据块传送至存储器的缓冲器区域就不需要微处理器介入，提高了微处理器的工作效率。 1） 中断系统处理过程 在系统对外部事件做出反应的过程中，中断响应是第一个环节，主要的任务是确定中断源。而后根据中断源指引CPU进入具体的中断处理程序。因此，中断响应在整个中断机制中起枢纽作用。由于在现有的技术条件下，芯片的引线数量受到很大的限制，因此很难为了快速确定中断源而让CPU芯片带足够多的中断请求线。这样一来，为了确定中断源的来源，就需要采用如下的一些辅助的手段，来实现这个功能。 辅助手段有以下二种形式： （1） CPU在响应中断时，进入一个特殊的中断响应周期，并向外发一个“中断响应（ACK）”信号，同时要求中断源通过数据总线提供 一个“中断向量”。为了防止多个外设同时发出中断向量而形成冲突的情况，还需要把所有可能成为中断源的设备连接成一条“中断链”，在“中断链”的不同位置应具有不同的优先级。 （2）在外部提供一个“集线器”，称为“中断控制器”。它为外设提供多条中断请求线，但是将这些中断请求线（相或）合并成一条。与此同时，在中断控制器中还要提供一个寄存器，记录当前的（综合）中断请求来自哪条外部中断请求线，而CPU则可以像访问外设