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一、组合逻辑实验 2
实验1 3X8 译码器程序 2
实验 2 二-十进制译码器 2
实验3 BCD 码—七段数码管显示译码器 3
实验4 8-3编码器 4
实验 5 8-3优先编码器 4
实验6 十—二进制编码器 5
实验 7 三选一数据选择器 5
实验 8 半加器 6
实验 9 全加器 7
实验 10 半减器 8
实验 11 全减器 8
实验 12 多位数值比较器 9
实验 13 奇偶校验 9
实验 14 补码生成 10
实验 15 8位硬件加法器的设计 10
实验 16 4 位并行乘法器 10
实验 17 七人表决器 10
实验 18 格雷码变换 11
二、时序逻辑实验 11
实验 1 D 触发器 11
实验 2 JK 触发器 12
实验 3 四位移位寄存器 12
实验 4 异步计数器 13
实验 5 同步计数器 14
实验 6 可逆计数器 15
实验 7 步长可变的加减计数器 16
实验 8 含异步清 0和同步时钟使能的 4位加法计数器 17
实验 9 顺序脉冲发生器 18
实验 10 序列信号发生器 18
实验 11 用状态机实现串行数据检测器 19
实验 12 分频器 20
实验 13 Moore状态机 21
实验 14 Mealy 状态机 23
实验 15 三层电梯 24
实验 16 性线反馈移位寄存器(LFSR)设计 32
实验 17 正负脉宽数控调制信号发生器 32
三、 存储器设计 34
实验 1 只读存储器(ROM) 34
实验 2 SRAM 34
实验 3 FIFO 35
四、 扩展接口实验 39
实验 1 流水灯 39
实验 2 VGA彩色信号显示控制器设计 40
实验 3 PS/2键盘接口实验 48
实验 4 PS/2鼠标接口实验 49
五、综合实验 58
实验 1 函数发生器 58
实验 2 自动售货机 61
实验 3 移位相加 4位硬件乘法器电路设计 63
一、组合逻辑实验
实验1 3X8 译码器程序
//Decoder: 3-to 8 decoder with an enable cont
module decoder(y,en,a) ;
output [7:0] y ;
input en ;
input [2:0] a;
reg[7:0] y ;
always @ (en or a) // EN 和A 是敏感信号
if(!en) // 如果使能信号为低,无效
y = 8b1111_1111 ;
else
case(a)
3b000 : y = 8b1111_1110 ; // 最低位为低
3b001 : y = 8b1111_1101 ;
3b010 : y = 8b1111_1011 ;
3b011 : y = 8b1111_0111 ;
3b100 : y = 8b1110_1111 ;
3b101 : y = 8b1101_1111 ;
3b110 : y = 8b1011_1111 ;
3b111 : y = 8b0111_1111 ;
default : y = 8bx ; // 否则为不确定信号
endcase
endmodule
实验 2 二-十进制译码器
//Decoder: binary-to decimal decoder with an enable control
module b2d(y,en,a) ;
output [7:0] y ;
input en ;
input [3:0] a;
reg[7:0] y ;
always @ (en or a) // EN 和A 是敏感信号
if(!en) // 如果使能信号为低,无效
y = 8b1111_1111;
else
begin
if(a9)
y=a+6; //这里完成了二进制到十进制的译码,
else
y=a;
end
//为了方便在平台上进行观察验证
///这里把数据的个位和十位分别用 4 个LED 进行显示,均为二进制
Endmodule
实验3 BCD 码—七段数码管显示译码器
module decode4_7(decodeout,a);
output[6:0] decodeout;
input[3:0] a;
reg[6:0] decodeout;
always @(a)
begin
case(a) //用 case 语句进行译码 abcdefg
4h0:decodeout=7
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