计算机组成原理（修订版） 教学课件 作者 竺士蒙 主编 柳 祎 副主编 7.PPT

1、存储器组成 内存分随机存取存储器(RAM)和只读存储器2种。 随机存取存储器(RAM)分为静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)2种。 地址和数据用双线表示，双线中的×部分表示地址或数据无效的部分，即地址或数据处于转换的不定状态，中间一段表示地址和数据有效的部分。 作业1：3.8、习题2 （1）、（10）作业2：预习3.5 * 3.2、随机存取存储器 要点 1、存储器的组成 2、存储器的时序 3、存储器与CPU的连接 * 1.1、SRAM存储器 　　　　　　　　　　 1.1.1、基本存储元 基本存储元用来存储一位二进制信息0或1，是组成存储器的基础和核心。一个基本存储元电路是一个六管电路。 1.1.2、SRAM存储器的组成 4K×1位存储体 地址译码器 读写控制电路 A0 0 　　 　　　　　　　　　 A11 4095 读写控制线 数据线 SRAM存储器由存储体（4K×1位）、地址译码器和读写控制电路等组成。 存储体 基本存储元的集合。图中是4K×1位存储体，有4096个基本存储元。 地址译码器 作用是选中某一个基本存储元，然后在读写控制电路的配合下进行读或写操作。 它是一个输入、输出系统。 输入是12条地址线A0~A11，来自CPU的地址总线； 输出是212=4096条基本存储元选中线（编号0~4095），每一条与存储体相应的一个基本存储元连接。 若输入线A0~A11的值全0，即000000000000，则地址译码器的输出线中的第0条线是高电位，即1， 其它的4095条线全是低电位， 即0，因此，只选中与第0条线相连的第0号基本存储元。 读写控制电路 作用是完成已被选中的基本存储元的读、写操作。 1.2、DRAM存储器 1.2.1、基本存储元 将SRAM的六管电路中的两管去掉，就变成了四管的DRAM存储器的基本存储元电路。为了进一步减少管子数，提高集成度，人们又设计了单管存储元电路。 1.2.2、DRAM存储器的组成 DRAM存储器的组成基本与SRAM存储器相同，由存储体、地址译码器和读写控制器组成。 1.2.3、常用的DRAM存储器 表3.1列出了各档微机(从80286到P IV)选用的DRAM型式及其主要性能指标。 ≤4 ≤5 6—7 ≤10 50—60 60—80 60—80 存取时间ns DDR SDRAM DDR SDRAM SDRAM SDRAM EDO DRAM FPM DRAM FPM DRAM DRAM型式 PⅣ PⅢ PⅡ Pentium 80486 80386 80286 适用机型 2、内存的读、写周期时序 2.1、写周期时序 当地址总线发来的地址经地址译码器译码后，其输出线选中某个基本存储元，同时待写入的数据由数据总线发来，通过读写控制电路送到该存储元，再由控制总线发来的写命令，控制读写控制电路对该存储元进行写操作。 地址 数据 R/ 一个写周期 R/ 表示读写控制信号，只有一根线，当线上是低电位时，写有效，对存储元进行写操作；当线上是高电位时，读有效，对存储元进行读操作。 注意：在整个写周期内，地址和数据信号要一直保持有效，通常地址和数据同时到达（同时撤消），地址和数据信号到达后不能立即进行写操作，一般要等待一段时间，待信号稳定后，才能进行写操作，即写命令才能有效，对应图中R/ 信号的有效范围在地址和数据信号的有效范围之内。 2.2、读周期时序 当地址总线发来的地址经地址译码器译码后，其输出线选中某个基本存储元，再由控制总线发来的读命令，控制读写控制电路对该存储元进行读操作，读出的数据经读写控制电路处理后送到数据总线上输出。 地址 R/ 一个读周期 与写周期类似。 地址信号同样要在一个读周期内一直保持有效，图中的中间一段R/ 是高电位，表示读有效，对存储元进行读操作。读出的数据经读写控制电路处理后送到数据总线上输出。 【例3.2】 图3.7（a）是SRAM的写入时序图。其中R/ 是读/写命令控制线，当R/ 线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出其中的错误，并画出正确的写入时序图。 图3.7（a） 当R/ 信号低电位时，即写有效，执行写操作，此时的地址和数据信号必须有效且稳定不变，而图中的地址信号由①变到②