电子抢答器的EDA设计与实现.pdfVIP

第 卷 第 期 12 8 Vol.12 No.8 年 月 Electronic Component Device Applications 2010 8 Aug. 2010 doi:10.3969/j.issn.1563-4795.2010.08.016 电子抢答器的EDA设计与实现 刘凯， 王红航 ( 电子科技大学中山学院， 广东 中山 528402) 摘 要： 以现场可编程逻辑器件 (FPGA) 为设计载体， 以硬件描述语言 (VHDL) 为主要表达 方式， 以Quartus Ⅱ开发软件和GW48EDA开发系统为设计工具， 阐述了电子抢答器的工作原 理和软硬件实现方法。 并对所设计的电子抢答器进行了时序仿真和硬件验证。 关键词： 电子抢答器； FPGA ； VHDL ； Quartus Ⅱ 0 引言 倒计时计数开始信号以后， 抢答者便可开始回答 问题。 此时， 显示器从初始值开始倒计时， 计至 数字抢答器控制系统在现今许多工厂、 学校 0 时停止计数， 同时扬声器发出超时报警信号。 和电视台等单位所举办的各种知识竞赛中起着不 若参赛者在规定的时间内回答完问题， 主持人即 可替代的作用。 基于EDA 技术设计的电子抢答 可给出计时停止信号， 以免扬声器鸣叫。 器， 以其价格便宜、 安全可靠、 使用方便而受到 (3) 计分功能 了人们的普遍欢迎。 本文以现场可编程逻辑器件 在初始状态时， 主持人可以给每组设置初始 (FPGA) 为设计载体， 以硬件描述语言VHDL为主 分值。 每组抢答完后， 由主持人打分， 答对一次 要表达方式， 以Quartus Ⅱ开发软件和GW48EDA 加 分， 答错一次减 分。 1 1 开发系统为设计工具设计的电子抢答器， 具有抢 (4) 犯规设置 答鉴别与锁存功能以及 秒答题限时功能、 对抢 60 对提前抢答者和超时抢答者给予蜂鸣警示， 答犯规的小组进行警告和对各抢答小组进行相应 并显示犯规组别。 的成绩加减操作等功能。 2 电子抢答器的结构原理 1 电子抢答器的功能 2.1 电子抢答器的整体结构 该电子抢答器实现的功能主要包括四项操 电子抢答器的整体结构如图 所示， 它包括 1 作： 鉴别与锁存模块、 定时与犯规设置模块以及计分 (1) 第一抢答信号的鉴别和锁存 模块。 该电子抢答器共设 个组别， 每组控制一个 4 抢答开关，