一种时域动态模数转换器架构研究.pdfVIP

2013年全国博士生学术论坛一电子薄膜与集成器件 一种时域动态模数转换器的架构研究 吴霜毅+王成碧李靖宁宁于奇 (电子科技大学，微电子与固体电子学院，成都610054) 摘要：本文提出了一种基于时域量化的动态模数转换器架构。所提出的架构采用时域触发器来替换传统电 压域模数转换器中的比较器，通过去除基准电路从而消除了电压域非理想因素，并在低压工艺下实现了轨至轨 输入摆幅。由于采用时域量化，该结构免受电压域比较器的转换速率限制，具有明显的速度优势，且易于利用 先进的工艺制程实现。基于这种结构，电路实现一个5位IGHz转换率时域动态模数转换器。此模数转换器包 括开环采样保持电路，静态电压到动态延迟转换器，动态信号检测器以及编码器。在55nmCMOS工艺下，仿 波输入信号转换分析，仿真得到其非杂散动态范围和信噪失真比分别为38．6dB和30．08dB，总功耗为9．8mW。 关键词：模数转换器，时域动态延迟，时域量化，无基准电路 t E-mai 电话：028 l：!璺!望!皇堕g望垒i!：曼Q里 1 引言 在数据通信应用领域中，高速模数转换器(analog—to—digital 水线ADC的重要单元电路。工作在电压域的FlashADC是比较成熟的高速低精度ADC架构【2儿’3‘，但是 其采用的电压比较器制约了FlashADC的发展。 随着工艺的进步，CMOS门电路的传输延迟越来越小，因此电路的时域精度具有越来越大的优势L4J。 目前ADC的架构研究中，将电压域信号转化到时域信号并进行处理已是新的趋势【5儿6|。常规时域ADC 包括电压时间转换器(voltage．to．time conveyor, 域ADC能够达到14位的精度，但采样速度却只有10KHz【7J。时域并行ADC架构的设计也可以避开VTC 的高线性度要求，但是其结构中的基准源会引入回馈噪声而降低ADC的性能。为了获得更高的精度， TDC目前主要采用游标结构【81。在游标延迟线下，时间精度由两个延迟缓冲器的相对延迟时间所决定。 虽然TDC的精度得到了提高，但转换时间并没有减少。 本文提出了一种新颖的时域动态ADC结构。利用动态技术来避免对VTC线性度的高要求，移除基 GHz 准源来降低回馈噪声，而且在低压下实现了轨至轨输入。在55nmCMOS工艺下，实现一个5位1 转换率轨至轨输入时域动态模数转换器，通过对462MHz正弦波输入信号转换分析，仿真得到该模数转 换器的非杂散动态范围和信噪失真比分别为38．6dB和30．08dB，总功耗为9．8mW。 2 电路设计和工作原理 2．1工作原理 54 2013年全国博士生学术论坛一电子薄膜与集成器件 D4 D3 V 采样／保持 9 SDC 9 动态信号检测器 盥 编码器 D2 Dt ＆ Do P—type V 图1时域动态ADC的结构图 l VDD ／_ r一。，∥一“