EDA技术及应用教程 教学课件 作者 赵全利 第3章 硬件描述语言VHDL.pptVIP

第三章  硬件描述语言VHDL 3.1 VHDL简介 1. 什么是VHDL? 用来实现硬件电路结构描述的语言称之为硬件描述语言（Hardware Describe Language，简称HDL）。 计算机软件的设计和一般电路设计类比： 计算机软件的设计 电路设计 机器码 ←→ 晶体管/CMOS管 汇编语言 ←→ 网表 高级语言 ←→ HDL语言 HDL在语法和风格上类似于计算机高级编程语言。 目前使用最广泛的硬件描述语言是VHDL和Verilog HDL。 本章主要介绍VHDL语言。 2. VHDL的主要特点 1）功能强大，灵活性高； 2）器件无关性：VHDL语言允许设计者在进行设计时，不需要首先选 择一个具体的器件； 3）可移植性：采用VHDL进行的设计可以被不同的EDA工具所支持； 4）支持自顶向下的设计方法； 5）数据类型丰富； 6）运行库和程序包丰富； 7）系统仿真和硬件实现； 3.注意： 1）编写VHDL程序，就是在描述一个电路。 2）所有的VHDL描述都可以用于仿真，但不是所有的VHDL描述都能用硬件实现。” 3）VHDL语言描述的是硬件电路，它遵循硬件电路的特点，语句的执行没有先后顺序，是并发的执行的；而且语句的执行不象普通软件那样每条指令占用一定的时间，只是遵循硬件电路自身的延迟时间。 4）进行较复杂可编程逻辑电路设计时，通常建议采用原理图和VHDL结合的方法来设计。  3.2 VHDL程序的基本结构 1.基本结构： 一个VHDL设计（项目或工程）可以由若干个VHDL文件构成，一般每个文件结构如下： 2.实体 实体是设计中最基本的模块。 实体实体中定义了该设计所需的输入/输出信号，信号的输入/输出类型（即端口模式）及数据类型。 1）实体的格式如下： entity entity_name实体名is port port list for your design，列出设计的输入/输出 信号端口 end entity_name; 2）例如：四位二进制计数器，则该计数器的实体部分如下： entity cntm16 is --实体 port (ci : in std_logic; nreset : in std_logic; clk : in std_logic; co : out std_logic; qcnt : buffer std_logic_vector(3 downto 0) ); end cntm16; 上述实体对应的原理图符号如下图： 3）说明： 每个端口必须定义：端口信号名、端口模式及端口数据类型。 1）信号名：端口信号名在实体中必须是唯一的。 2）端口模式（MODE）：决定信号的流向； 端口模式有以下几种类型： IN 输入端口，信号进入实体但并不输出； OUT 输出端口，信号离开实体但并不输入，并且不会在内部反馈使用； INOUT 输入输出端口，信号是双向的（既可以进入实体，也可以离开实体）； BUFFER 缓冲端口，信号输出到实体外部，但同时也在实体内部反馈。其方向主要是输出，不可以作为输入口使用。但BUFFER模式的I/O输出到端口的信号可以反馈至器件内部。 3 结构体 结构体描述实体的行为功能。 一个实体可以使用3种不同的方式 行为描述； 结构描述； 数据流的描述。 1）结构体的一般格式如下： architecture architecture_name结构体名 of entity_name is --结构体声明区域 -声明结构体所用的内部信号及数据类型 --如果使用元件例化，则在此声明所用的元件 begin --以下开始结构体，用于描述设计的功能 --concurrent signal assignments并行语句信号赋值 --processes 进程（顺序语句描述设计） --component instantiations 元件例化 end architecture_name; 2）结构体构成示意图 ： 3）例如：上述四位计数器的结构体（Architecture）如下： arc