EDA技术及应用 教学课件 作者 孙宏国 第3章.pptVIP

EDA技术及应用 盐城工学院电气工程学院 机械工业出版社 2012.12 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 architecture behave of bidir is signal aout,bout:std_logic_vector(7 downto 0); begin process(a,en,dir) begin if en=0 and dir=0 then bout=a; else bout=ZZZZZZZZ; end if; b=bout; end process; process(b,en,dir) begin if en=0 and dir=1 then aout=b; else aout=ZZZZZZZZ; end if; a=aout; end process; end behave; 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 3.4 有限状态机 3.4.1 有限状态机的分类 1.Moore型状态机 2.Mealy型状态机 3.4.2 有限状态机的应用 * 3.1 组合逻辑电路设计 3.1.1 基本逻辑门设计 architecture behave of gate is begin process(a,b) begin y1=a and b; y2=a nand b; y3=a xor b; end process; end; 3.1 组合逻辑电路设计 1.编码器 architecture behave of encoder is begin codeout=111 when h=1 else 110 when g=1 else 101 when f=1 else 100 when e=1 else 011 when d=1 else 010 when c=1 else 001 when b=1 else 000 when a=1 else 000; end behave; 3.1.2 编码器、译码器和数据选择器 3.1 组合逻辑电路设计 architecture behave of encoder is begin process(a,b,c,d,e,f,g,h) begin if h=1 then codeout=111 ; elsif g=1 then codeout=110; elsif f=1 then codeout=101 ; elsif e=1 then codeout=100 ; elsif d=1 then codeout=011 ; elsif c=1 then codeout=010 ; elsif b=1 then codeout=001 ; elsif a=1 then codeout=000 ; else codeout=000; end if; end process; end behave; 优先编码器(priority encoder) 3.1 组合逻辑电路设计 2.译码器 3-8译码器还有3个选通输入端g1，g2a和g2b。只有在g1＝1，g2a=0