EDA技术及其应用 教学课件 作者 潘松 第5章 VHDL设计技术深入.pptVIP

EDA技术及其应用 第5章 VHDL设计技术深入 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.3 IF语句概述 5.3 IF语句概述 5.3 IF语句概述 5.3 IF语句概述 5.4 深入了解进程语句 5.4 深入了解进程语句 5.4 深入了解进程语句 5.4 深入了解进程语句 5.4 深入了解进程语句 5.4 深入了解进程语句 5.5 并行语句特点 5.6 仿真延时 5.6 仿真延时 5.6 仿真延时 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 程序2： Architecture one of sample is variable a, b, c : integer; begin c = a + b; end; 程序3： library ieee; use ieee.std_logic_1164.all; entity mux21 is port ( a, b : in std_logic; sel : in std_logic; c : out std_logic;); end sam2; architecture one of mux21 is begin if sel = 0 then c := a; else c := b; end if; end two; 5-16. 根据例4-23设计8位左移移位寄存器，给出时序仿真波形。 5-17. 将例5-12中的4个IF语句分别用4个并列进程语句表达出来。 5-18. 进程有哪几种主要类型？不完全组合进程是由什么原因引起的？有什么特点？如何避免？ 5-19. 给触发器复位的方法有哪两种？如果时钟进程中用了敏感信号表，哪种复位方法要求把复位信号放在敏感信号表中？ 5-20. 为什么说一条并行赋值语句可以等效为一个进程？如果是这样的话，该语句怎样实现敏感信号的检测？ 5-21. 下述VHDL代码的综合结果会有几个触发器或锁存器？ 程序1： architecture rtl of ex is signal a, b: std?logic?vector(3 downto 0); begin process(clk) begin if clk = 1 and clkevent then if q(3) /= 1 then q = a + b; end if; end if