EDA技术及应用 教学课件 作者 吴延海 第6 8章 第6章.pptVIP

第 6 章　VHDL描述语句 　　　　　6.1 顺序描述语句 6.1.1 赋值语句　　赋值语句将一个值或表达式的运算结果传递给某一数据对象，如变量、信号或由此组成的数组。VHDL设计实体内的数据传递以及端口数据的读写都是通过赋值语句的运行实现的。 　　1．变量赋值语句　　变量赋值语句格式为　　 //---------------------------------　　目的变量:= 表达式；　　　---------------------------------//　　例如：　　a:= 3;　　 b:= c+d; 　　2．信号赋值语句(信号代入)　　信号赋值语句格式为　　 //---------------------------------　　 目的信号量= 信号表达式；　　　 ------------------------------------//　　例如：y = a AND b; 表示将信号量 a 和b相与的结果赋给目的信号量y。 　　① 从语句格式看，变量赋值语句用“:=”；信号赋值语句用　“=”。　　② 从有效的范围看，变量值是一个局部的、暂时性的数据对象；信号具有全局性特性，它不但可作为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他实体进行通信。 　　③ 从有效的时间看，变量赋值是立即发生的(假设进程已启动)，即是一种时间延迟为0的赋值行为；信号赋值通常不是立即发生的，而是发生在一个进程结束时，赋值过程总是有某个延时的，它反映了硬件系统的重要性，综合后可以找到与信号对应的硬件结构(如一个I/O口、一个D触发器等)。 6.1.2 WAIT 语句　　下面介绍WAIT语句的格式。　　1．无限等待语句　　无限等待语句格式为　　 //------------------　　WAIT；　　 ------------------//　　说明：该语句使进程处于无限等待状态。 　　2．敏感信号等待语句　　敏感信号等待语句格式为　　 //--------------------------------------------------　　 WAIT ON 敏感信号[，敏感信号]；　　 --------------------------------------------------//　　说明：该语句使进程处于等待状态，直到敏感信号表中的某个信号发生变化时才能够把进程激活，从而使其处于执行状态。 　　【例6.1】 WAIT语句示例。　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY res_dff1 IS 　　PORT(clk, reset, d: IN STD_LOGIC;　　　　　　　　　q: OUT STD_LOGIC );　　END res_dff1; 　　ARCHITECTURE rtl OF res_dff1 IS 　　BEGIN　　PROCESS　　 BEGIN　　 IF (reset=‘1’) THEN 　　 q = ‘0’;　　 ELSIF (clk‘event AND clk=’1‘) THEN 　　 q = d;　　 END IF ;　　 WAIT ON clk,reset;　　 END PROCESS;　　END rtl; 　　例6.1给出的是一个描述异步复位D触发器的VHDL程序，其中的WAIT ON语句表明该进程对信号clk和reset敏感。clk和reset只要有一个信号发生变化，进程就将结束等待状态而进入执行状态。当进程处于执行状态时，如果reset有效，则q将被赋‘0’；如果reset无效且时钟上升沿有效，则q将被赋成d的值。执行完进程语句后，进程将再次处于等待状态，等待信号clk或reset再次发生变化。 　　3．条件等待语句　　条件等待语句格式为　　 //-------------------------------------　　　 WAIT UNTIL 条件表达式；　　 --------------------------------------//　　说明：该语句使进程处于等待状态，直到条件表达式中所含信号发生变化，且条件表达式为TRUE时，进程才能脱离等待状态，恢复执行WAIT后面的语句。 　　【例6.2】 条件等待语句示例。　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY res_dff