EDA技术及应用 教学课件 作者 张丽华 第2章 可编程逻辑器件.pptVIP

对GAL编程是设计电路的最后一个环节。除了对与阵列编程之外，还要对逻辑宏单元进行编程，以达到预定的输出逻辑关系。 目前GAL的编程方法有两种： 一种是早期的GAL器件编程需要使用专门的编程器，将需要编程的GAL器件插入编程器进行编程，然后将编程后的GAL器件连接在电路中的系统。 另一种是新一代的GAL器件，可以脱离开编程器，直接在设计者的电路系统上编程。 这样应当具备GAL编程的开发系统：软件开发平台和硬件编程设备，而软件平台是不可缺少的。 另一类是编译软件，如Synario软件平台，这类软件的特点是待实现的逻辑电路由设计者根据软件平台规定的图形输入文件或可编程逻辑设计语言编写的语言输入文件进行描述，然后软件平台对设计者的电路描述进行转换，分析，简化，模拟仿真、自动进行错误定位等。 GAL的开发软件有许多种，大体上分为两类： 一类是汇编型软件，如FM，这类软件没有简化功能，要求输入文件采用最简与或式的逻辑描述方式； GAL器件仍然存在着以下问题： 时钟必须共用； 或的乘积项最多只有8个； GAL器件规模小，达不到单片内集成一个数字系统的要求； 尽管GAL器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。 目前生产CPLD的厂家有很多，各种型号的CPLD在结构上也都有各自的特点和长处，但概括起来，它们都是由三大部分组成的，即可编程逻辑块(构成CPLD的主体部分)、输入/输出块和可编程互连资源(用于逻辑块之间以及逻辑块与输入/输出块之间的连接)，如图2-29所示。 2.3 复杂可编程逻辑器件（CPLD） 图 2-29 CPLD的一般结构 CPLD的这种结构是在GAL的基础上扩展、改进而成的， 尽管它的规模比GAL大得多，功能也强得多，但它的主体部分——可编程逻辑块仍然是基于乘积项（即： 与-或阵列）的结构，因而将其称为阵列扩展型HDPLD。 扩展的方法并不是简单地增大与阵列的规模，因为这样做势必导致芯片的利用率下降和电路的传输时延增加，所以CPLD采用了分区结构， 即将整个芯片划分成多个逻辑块和输入/输出块，每个逻辑块都有各自的与阵列、 逻辑宏单元、 输入和输出等，相当于一个独立的SPLD，再通过一定方式的全局性互连资源将这些SPLD和输入/输出块连接起来，构成更大规模的CPLD。 简单地讲，CPLD就是将多个SPLD集成到一块芯片上，并通过可编程连线实现它们之间的连接。 就编程工艺而言，多数的CPLD采用E2PROM编程工艺， 也有采用Flash Memory编程工艺的。 下面以Altera公司生产的MAX7000系列为例， 介绍CPLD的电路结构及其工作原理。MAX7000在Altera公司生产的CPLD中是速度最快的一个系列，包括MAX7000E、MAX7000S、 MAX7000A三种器件，集成度为600～5000个可用门、 32～256个宏单元和36～155个可用I/O引脚。 它采用CMOS制造工艺和E2PROM编程工艺， 并可以进行在系统编程。 图2-30所示为MAX7000A的电路结构，它主要由逻辑阵列块LAB（Logic Array Block）、I/O控制块和可编程互连阵列PIA（Programmable Interconnect Array）三个部分构成。 另外， MAX7000A结构中还包括4个专用输入， 它们既可以作为通用逻辑输入，也可以作为高速的全局控制信号（1个时钟信号、 1个清零信号和两个输出使能信号）。 图 2-30 MAX7000A的电路结构图 1． 逻辑阵列块LAB MAX7000A的主体是通过可编程互连阵列PIA连接在一起的、 高性能的、 灵活的逻辑阵列块。每个LAB由16个宏单元组成， 输入到每个LAB的有如下信号： ① 来自于PIA的36个通用逻辑输入； ② 全局控制信号（时钟信号、 清零信号）； ③ 从I/O引脚到寄存器的直接输入通道， 用于实现MAX7000A的最短建立时间。LAB的输出信号可以同时馈入PIA和I/O控制块。 2． 宏单元 MAX7000A的宏单元如图2-29所示，它包括与阵列、乘积项选择阵列以及由一个或门、 一个异或门、一个触发器和4个多路选择器构成的OLMC。 不难看出， 每一个宏单元就相当于一片GAL。 1） 与阵列、 乘积项选择矩阵