EDA技术及应用 教学课件 作者 吴延海 第6 8章 第7章.pptVIP

第 7 章　VHDL基本逻辑电路设计 　　　　　7.1 组合逻辑电路设计7.1.1 　基本门电路　　1．“与”门电路　　在数字电路中，最简单的“与”门电路是二输入“与”门电路，它的逻辑表达式如下所示：　　　　　　　　　　F?=?A·B　　二输入“与”门电路的逻辑符号如图7-1所示，真值表如表7-1所示。 图7-1 二输入“与”门电路逻辑符号 　　由于VHDL语法的多样性和灵活性，通常可以采用不同的方式来对门电路的逻辑功能进行描述。根据二输入“与”门电路的逻辑表达式，可以采用行为描述方式，它的VHDL设计程序如例7.1所示。根据二输入“与”门电路的真值表，也可以采用寄存器传输描述方式(或称数据流描述方式)，它的VHDL设计程序如例7.2所示。 　　【例7.1】 二输入“与”门电路的VHDL程序一。　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL；　　ENTITY and_gate IS　　 PORT(A：IN STD_LOGIC；　　　 B：IN STD_LOGIC；　　 F: OUT STD_LOGIC)； 　　END and_gate； 　　ARCHITECTURE behave OF and_gate IS　　BEGIN　　 F=A AND B;　　END behave； 　　【例7.2】 二输入“与”门电路的VHDL程序二。　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL；　　ENTITY and_gate IS　　 PORT(A：IN STD_LOGIC；　　　　　 B：IN STD_LOGIC； F:OUT STD_LOGIC)；　　END and_gate； 　　ARCHITECTURE rtl OF and_gate IS　　 BEGIN　　 PROCESS(A，B)　　 VARIABLE comb: STD_LOGIC_VECTOR(1 DOWNTO0)；　　 BEGIN　　 comb:=A＆B；　　 CASE comb IS 　　 WHEN 00=F=0： 　 　　 WHEN “01”=F=‘0’; 　 WHEN “10”=F=‘0’;　　 WHEN “11”=F=‘1’;　　 WHEN OTHERS=F=‘X’;　　 END CASE;　　 END PROCESS;　　END rtl; 　　对二输入“与”门电路的VHDL设计程序进行仿真，不难得到VHDL设计程序的仿真波形如图7-2所示。 图7-2 二输入“与”门仿真波形 　　2．“或”门电路　　在数字电路中，最简单的“或”门电路是二输入“或”门电路，它的逻辑表达式如下所示：　　　　　　　　　　F=A+B　　二输入“或”门电路的逻辑符号如图7-3所示，真值表如表7-2所示。 图7-3 二输入“或”门电路逻辑符号 　　根据二输入“或”门电路的逻辑表达式，可以给出采用行为描述方式的VHDL设计程序，如例7.3所示；根据二输入“或”门电路的真值表，也可以给出采用寄存器传输描述方式的VHDL设计程序，如例7.4所示。 　　【例7.3】 二输入“或”门电路的VHDL程序一。　　LIBRARY IEEE；　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY or_gate IS　　 PORT(A：IN STD_LOGIC；　　　 B：IN STD_LOGIC；　　　 F：OUT STD_LOGIC)；　　END or_gate; 　　ARCHITECTURE behave OF or_gate IS　　BEGIN　　 F=A OR B；　　END behave； 　　【例7.4】 二输入“或”门电路的VHDL程序二。　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL；　　ENTITY or_gate IS　　 PORT(A：IN STD_LOGIC；　　　　 B：IN STD_LOGIC；　　 　　 F: OUT STD_LOGIC)；　　END and_gate； 　　ARCHITECTURE rtl OF or_gate IS　　 BEGIN