EDA技术及应用 教学课件 作者 孙宏国 第4章 Quartus II 介绍与使用 EDA技术与应用.pptVIP

* * 分块设计设定完成 Generate Design Partition Scripts对话框 sourceA顶层视图 sourceB顶层视图 输出分块设计 分块设计导入至顶层设计 sourceA的Chip Planner Logiclock Regions Window窗口 source_a_b的Chip Planner Advanced Import Settings对话框 Logiclock Regions Window窗口 Chip Planner窗口 4.5 ModelSim仿真 Altera公司自Quartus II7.0版本以后就逐步取消了内置的波形仿真支持，转而通过集成第三方的EDA仿真工具，如ModelSim等。 ModelSim主要特点： RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真； 单内核VHDL和Verilog混合仿真； 源代码模板和助手，项目管理； 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能； C和Tcl/Tk接口，C调试； 对SystemC的直接支持，和HDL任意混合； 支持SystemVerilog的设计功能； 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL。 Options窗口 Settings对话框 Edit窗口 Create Testbench Wizard窗口 library cycloneii; library IEEE; use cycloneii.cycloneii_components.all; use IEEE.std_logic_1164.all; entity source_a_b_tb is end ; architecture source_a_b_tb_arch of source_a_b_tb is signal sout_b : std_logic; signal rst : std_logic :=0 ; signal clk : std_logic :=0 ; signal sout_a : std_logic ; component source_a_b port ( sout_b : out std_logic ; rst : in std_logic ; clk : in std_logic ; sout_a : out std_logic ); end component ; begin dut : source_a_b port map ( sout_b = sout_b , rst = rst , clk = clk , sout_a = sout_a ) ; clk = not clk after 50 ns; rst = 1 after 300ns; end ; Start Simulation窗口 ModelSim主窗口 Wave窗口 仿真波形1 添加Cyclone II库 添加器件时序文件 时序仿真波形图 测量输出延时 虚拟打印机输出波形 4.6 SignalTap II的使用 Quartus II提供的嵌入式调试工具主要有： System Console 这是一个可以与设计中所实现的硬件模型进行通信的TCL（Tool Command Language）平台。使用System Console配以Transceiver Toolkit可以调试设计。 Transceiver Toolkit允许使用眼图观测信号的传输特性。 SignalTap II Logic Analyzer使用FPGA资源对被测脚进行采样，并把采样到的信息送往Quartus II软件以备分析和显示。 SignalProbe把内部的一些信号不断地送往外部的I/O口，以备外部的仪器，如示波器观察使用。 Logic Analyzer Interface（LAI） LAI可以在少量的共享I/O脚上实现复用。如LAI允许你选择那些信号可切换至JTAG接口上的脚。 In-System Sources and Probes 它提供了一个简单的途径使用JTAG接口驱动或采样内部节点。 In-System Memory Content Editor 该工具允许你查看和编辑片上存储器的内容。 Virtual JTAG Interface 它允许你