EDA技术教程教学课件 作者 梁勇 王留奎 第4章 VHDL设计提高.pptVIP

第4章VHDL设计提高 4.1　VHDL设计逻辑电路的基本思想和方法 4.1.1　逻辑函数表达式方法 4.1.2　真值表方法 4.1.3 电路连接描述方法 4.1.4 不完整条件语句方法 4.1.5 层次化设计方法 4.2 常用逻辑电路的VHDL实现 4.2.1 基本组合逻辑电路设计 4.2.2 基本时序逻辑电路设计 4.2.3 状态机的设计 2．计数器 计数器是逻辑电路中使用最广泛的电路，在复杂电路的设计中几乎离不开计数器。 （1）n位二进制计数器设计 一般把计数器的模值M=2n、状态编码为自然二进制数的计数器简称为n位二进制计数器。 为了使设计的信号更具有工程实际的意义，下面的例子使用了一般情况下的in、out端口模式。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4 IS port ( clk : in std_logic; q : out std_logic_vector(3 downto 0) ); end cnt4; architecture behave of cnt4 is signal q1: std_logic_vector(3 downto 0); begin process(clk) begin if (clkevent and clk = 1) then q1=q1+1; end if; end process; q=q1; end behave; 图4.9 4位二进制计数器的仿真波形图 （2）一般计数器设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port( clk,rst,en,updown: in std_logic; cq: out std_logic_vector(3 downto 0)); end cnt10; architecture behave of cnt10 is begin process(clk,rst,en,updown) variable cqi:std_logic_vector(3 downto 0); begin if rst=1 then cqi:=(others=0); --计数器异步复位 elsif (clkevent and clk = 1) then --检测时钟上升沿 if en=1 then --检测是否允许计数（同步使能） if updown=0 then if cqi9 then cqi:=cqi+1; --允许计数,检测是否小于9 else cqi:=(others=0); --大于9，计数值清零 end if; else if cqi0 then cqi:=cqi-1; --检测是否大于0 else cqi:=(others=1); --否则，计数值置1 end if; end if; end if; end if; cq=cqi; --将计数值向端口输出 end process; end behave; 图4.10 一般计数器的仿真波形图 3．分频器 分频器电路的实质其实还是计数器的设计。 下面介绍两种任意分频的方法。 方法一：利用计数器的进位输出端分频。 要设计n分频的分频器，我们就设计一个N进制计数器，将计数器的进位作为分频器的输出。 方法二：数控分频器（通过改变并行置数值分频）。 数控分频器是利用计数值可并行预置的加法计数器设计完成的。 方法是将计数器溢出位与预置数加载输入信号相减。 图4.11 数控分频器的仿真波形图 4．移位寄存器 方法一：利用信号的传输延迟性。 图4.12 一般移位寄存器的仿真波形图 方法二：带模式控制的移位寄存器。 图4.13 带模式控制的移位寄存器的仿真