EDA技术入门与提高 第二版 教学课件 作者 王行 全书 第6章.pptVIP

第6章　VHDL 入门 6.1 VHDL的结构　　一个完整的VHDL程序由实体(ENTITY)、结构体(ARCHITECTURE)、配置(CONFIGURATION)、包(PACKAGE)和库(LIBRARY)?5个部分组成。实体用于定义所设计的系统的外部接口信号；结构体用于描述系统内部的结构和行为；配置用于从库中选取所需单元来组成系统设计的不同版本，对于比较简单只存在一个结构单元的设计，配置部分可以省略；包中存放各设计模块能共享的数据类型、常数和子程序等；库存放已经编译的实体、结构体、包集合和配置。库、包、实体和结构体是一个硬件实体的VHDL描述中必不可少的部分。例6.1所示的就是一个最简单的与门的VHDL完整描述。 　　[例6.1]　　LIBRARY IEEE；　　USE IEEE.STD_LOGIC_1164.ALL； --库和包调用语句　　ENTITY and2 IS　　 PORT( a：IN BIT；　　　 ?b：IN BIT；　　　 ?c：OUT BIT　　 )； 　　END ENTITY and2； --实体定义　　ARCHITECTURE behav OF and2 IS　　BEHIN　　 c=a and b；　　END ARCHITECTURE behav； --结构体 6.1.1 实体　　实体(ENTITY)是VHDL程序设计的基本单元，其表示的电路可以像微处理器那样复杂，也可以像单个逻辑门那样简单。实体定义部分用于定义实体的名称、输入/输出接口等实体与外部对象交互的信息。 　　实体定义是一个初级设计单元，可以单独编译并且可以被并入设计库，它给实体命名并给实体定义一个接口，接口信息用于与其他模块通信。实体定义描述了器件的外部视图，即从外部看到的器件的外貌，包括该器件的名称、端口。在实体定义部分也可以定义参数，并把参数从外部传入模块内部。 　　实体定义的最简表达式如下：　　　　ENTITY [实体名] IS　　　　[GENERIC(类属参数说明)]；　　　　[PORT(端口说明)]；　　　　END ENTITY [实体名]；或者　　　　ENTITY [实体名] IS　　　　[GENERIC(类属参数说明)]；　　　　[PORT(端口说明)]；　　　　END [实体名]； 　　以上所示的格式中，前者为IEEE VHDL’93标准，后者为IEEE VHDL’87标准，建议采用IEEE VHDL’93标准的实体定义格式。　　实体定义中“ENTITY”、“IS”、“GENERIC”、“PORT”和“END ENTITY”是定义实体的关键词，实体定义从“ENTITY?[实体名]?IS”开始，至“END ENTITY [实体名]；”结束。“；”符号表示一句语句的结束，是不可缺少和省略的，否则在编译时会报错，导致编译失败。VHDL对字母不区分大小写，即“ENTITY”与“entity”是完全一样的。例6.2是一个简单实体定义的例子。 　　[例6.2]　　ENTITY and2 is　　　　PORT( ?a：IN BIT；　　 　　 b：IN BIT；　　　　 c：OUT BIT　　　　)；　　END ENTITY and2；　　该例中“[实体名]”为“and2”。定义中无类属参数说明，“PORT(…)；”为端口说明，定义了实体的输入/输出端口。　　实体定义中各部分的意义及要求如下： 　　1．实体名　　实体名由英文字母和数字组合而成，实体的名称必须与描述该实体的.VHD文件的名称相同，它表示设计电路的器件名称。建议根据设计的电路的功能来命名实体。在定义实体名时，不能用数字作为第一个字符，例如“74ls00”就是不允许的，在编译时系统会报错，导致编译失败。实体名中也不允许有中文字符。 　　2．类属参数说明　　类属参数说明和端口说明是实体定义部分的第一个描述对象，说明设计实体和其外部环境通信的对象、通信的格式约定和通信通道的大小。类属参数说明为设计实体与外部环境通信的静态信息提供通道，用来规定端口的大小、实体中子元件的数目、实体的定时特性等。类属参数说明必须放在端口说明之前，一般书写格式如下：　　GENERIC ([CONSTANT]参数名称：[IN]子类型标识 [:=静态表达式]，…)；　　其中：[ ]内的内容是可以省略的；参数名称由英文字母和数字组合而成，其第一个字符必须是