EDA技术入门与提高 第二版 教学课件 作者 王行 全书 第10章.pptVIP

第10章　设计中的常见问题 　10.1 信号毛刺的产生及消除10.1.1 信号毛刺的产生　　信号在可编程器件内部通过连线和逻辑单元时，会有一定的延时，延时的长短与信号通道上的连线长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面的因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出状态不确定，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。如果一个组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”。 　　由于信号路径长度的不同，多级组合电路、译码器、数值比较器以及状态计数器等器件本身容易出现冒险现象，时钟端口、清零和置位端口对毛刺信号十分敏感，这些端口出现的任何毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。　　如图10.1所示的电路就是一个会出现冒险的电路，根据电路结构原理，3位计数器对时钟信号“clk”进行计数，计数值通过一个两级与门逻辑，控制一个D触发器的强制置位端，当信号“q0”、“q1”、“q2”均为“1”时，输出端“out”输出为“1”，其余时刻输出端“out”输出为“0”。 　　　电路的期望时序如图10.2所示。 图10.2 电路的期望时序 　　实际上，按照如图10.1所示的电路，使用QuartusⅡ进行时序仿真后，获得的实际时序仿真波形如图10.3所示。 图10.3 实际时序仿真波形 　　当计数器的计数值由“4”变为“5”时，“out”信号产生了意外的脉冲输出，显然此时序无法满足设计要求。对信号线“PROBE1”的时序进行分析，获得如图10.4所示的时序波形。 图10.4 “PROBE1”的时序波形 　　当信号“q[2..0]”的值由“3”变为“4”以及由“5”变为“6”时，在信号“PROBE1”上会出现两个毛刺，从而导致了输出信号“out”的异常脉冲输出，显然毛刺是由信号“q[2..0]”与“PROBE1”间的如图10.5所示的组合逻辑电路产生的。 图10.5 产生毛刺的组合逻辑电路 　　查看编译报告中的“Classic Timing Analyzer”模块，分析如图10.5所示的组合逻辑部分的延时，获得如图10.6所示的延时矩阵。 图10.6 获得的延时矩阵 　　信号q[2..0]由“000”变到“111”的过程如表10.1所示。当信号q[2..0]由“011”变为“100”和由“101”变为“110”时，由于器件延时的不同，会出现在某一个时间段内信号“q2”、“q1”和“q0”同时为“1”的情况。　　　　　　表10.1 　信号q[2..0]的状态变化表 10.1.2 信号毛刺的解决方法　　常用的消除信号毛刺的方法有两种：一是通过对后续电路的改进，避免毛刺对后续电路的影响；二是在计数过程和组合逻辑中就避免毛刺的产生。　　采用第一种方法，使用如图10.7所示的同步电路设计，在信号“PROBE1”与触发器“PRN”端之间添加一个新的D触发器，由“clk”信号下降沿控制触发，保证在触发的时刻组合逻辑输出的信号已经稳定，同时该触发器输出信号Q通过一个延迟门与“PRN”端组成正反馈回路，保证足够的脉宽。 图10.7 添加D触发器的电路 图10.8 改进后的电路的仿真时序 　　在如图10.8所示的时序过程中，电路毛刺并没有被消除，只是通过添加触发器将毛刺对后续电路的影响消除了。　　这种方法也存在不足，即增加了输出信号与时钟信号之间的延时；另外，当系统的时钟频率很高时，毛刺在时钟信号的下降沿时刻可能还没有消失，仍然会影响后续电路。 　　另一种能完全避免毛刺产生的方法就是使用格雷码计数器，在每次计数状态变化过程中只有一位信号发生变化，如表10.2所示，这样就避免了毛刺产生的可能。 图10.9 采用格雷码计数器后的电路 　　图10.9中的“modcount”是一个自定义的3位格雷码计数器模块，其描述如下：　　LIBRARY IEEE；　　USE IEEE.STD_LOGIC_1164.ALL；　　USE IEEE.STD_LOGIC_UNSIGNED.ALL；　　ENTITY modcount IS　　PORT(clk：IN STD_LOGIC；　　 reset：IN STD_LOGIC；　　 q：OUT STD_LOGIC_VECTOR(2 DOWNTO 0)　　 )； 　　END ENTITY modcount；　　ARCHITECTURE behav OF modcount IS　　SI