EDA技术入门与提高 第二版 教学课件 作者 王行 全书 第11章.pptVIP

第11章　FPGA/CPLD器件的硬件连接 11.1 编程工艺及方式介绍　　目前常见的CPLD/FPGA器件有3种编程工艺，分别是基于电可擦除的EEPROM、FLASH等非易失存储器技术以及基于SRAM的查找表单元和基于反熔丝技术的编程工艺。　　(1) 基于电可擦除的EEPROM、FLASH等非易失存储器技术的编程工艺常用于CPLD器件，通过编程下载后，改变电可擦除存储器的内容。采用这种编程工艺的器件掉电后能保持配置信息，下次使用不需要重新配置，但是编程的速度比较慢，编程次数有限。 　　(2) 基于SRAM的查找表单元的编程工艺常用于FPGA器件，这类器件的配置信息保存在器件的SRAM中。由于SRAM内的信息在掉电后立即消失，下次上电后，还需要用户重新配置，通常用专门的内含非易失存储器的配置芯片或者单片机系统在每次上电后自动对器件进行配置。因为基于这种技术的FPGA器件的配置信息无法进行加密，所以保密性稍差。　　(3) 基于反熔丝技术的编程工艺主要是针对Actel公司的FPGA器件，器件编程后，功能就确定了，无法再进行更改。 　　主动方式由FPGA器件引导操作过程，它控制外部存储器的数据传输以及初始化过程，这种方式需要一个串行存储器件，用来存储配置信息。基于SRAM编程方式的FPGA器件多采用主动方式配置，每次重新上电后，FPGA器件可以控制专用的串行配置存储器件对其进行配置。被动方式由外部计算机或控制器控制配置过程，CPLD器件以及为FPGA器件提供配置信息的专用配置器件通常采用这种编程方法。根据数据线的多少又可以将CPLD器件编程或FPGA器件配置方式分为并行和串行配置两类。将前述方式进行不同组合可得到5种配置方式：主动串行(AS)、被动串行(PS)、被动并行同步(PPS)、被动并行异步(PPA)和边界扫描(JTAG)方式。 11.2 ByteBlaster下载电缆　　CPLD编程和FPGA配置可以使用专用的编程下载电缆。如Altera公司的ByteBlaster并口下载电缆，连接PC的并行打印口和需要编程或配置的器件，并将其与QuartusⅡ配合可以对Altera公司的多种CPLD、FPGA进行多种方式的配置或编程。国内购买的ByteBlaster下载电缆外观如图11.1所示。　　ByteBlaster下载电缆可自制，其核心元件仅为一片74LS244，成本非常低。ByteBlaster下载电缆原理图如图11.2所示，图中所有的电阻均为33 Ω。 图11.1 ByteBlaster下载电缆外观 图11.2 ByteBlaster下载电缆原理图 　　ByteBlaster下载电缆支持边界扫描(JTAG)方式和被动串行(PS)方式对CPLD/FPGA器件进行配置，其配置过程的连接方式如图11.3所示。 图11.3 使用ByteBlaster下载电缆对FPGA器件进行配置 　　图11.3中，ByteBlaster下载电缆一端与计算机的并行数据口相连，另一端与焊有Altera公司的FPGA或CPLD器件的电路板连接，接口为10芯的接口，该接口与器件连接的对应引脚的关系如图11.4所示。 图11.4 ByteBlaster下载与器件的接口 11.3 JTAG方式编程和配置　　边界扫描(JTAG)是由联合测试行动组(Joint Test Action Group，JTAG)开发的。Altera公司的CPLD/FPGA器件支持采用JTAG接口的在线编程或在线配置，器件接通电源后，通过下载电缆对器件进行编程或配置，然后自动转入正常工作状态。本节将介绍使用JTAG接口进行在线编程或配置的方法。标准JTAG接口共有5个引脚，分别是TDI、TDO、TMS、TCK和TRST。这5个引脚的功能如下： 　　(1) ?TDI(Test Data Input)即测试数据输入引脚，该引脚是测试数据或编程指令的串行输入引脚，串行数据在时钟的上升沿逐位移入。　　(2) ?TDO(Test Data Output)即测试数据输出引脚，该引脚是测试数据或编程数据的串行输出引脚，数据在时钟下降沿输出，如果数据尚未移出，则为高阻状态。　　(3) ?TMS(Test Mode Select)即测试模式选择引脚，该引脚用于输入控制信号，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前处于稳定状态。　　4) ?TCK (Test Clock Input)即时钟输入引脚，该引脚是边界扫描或在线编程的时钟输入引脚。 　　(5) ?TRST(Test Reset Input)即测试复位引脚，该引脚是边界扫描的异步复位引脚，在使用JTAG接