EDA技术与CPLD FPGA开发应用简明教程 教学课件 作者 978 302 15639 0 第8章 EDA课件.pptVIP

第8章 FPGA在DSP领域中的应用 掌握加法器、减法器的原理及设计方法 掌握快速乘法器的原理和设计方法 多位加法器的构成有两种方式： 并行进位和串行进位方式 串行进位方式是将全加器级联构成多位加法器 并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。 其电路原理图如图8-1所示 1. 加法器原理 表8.1 一位全加法器真值表 一位全加器的原理可用下式表示: COUT=AB+(A⊕B)Cin； S=A⊕B⊕Cin. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS --4位二进制并行加法器 PORT(CIN4:IN STD_LOGIC; --低位进位 A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位加数 B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位被加数 S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --4位和 COUT4: OUT STD_LOGIC); --进位输出 END ADDER4B; ARCHITECTURE ART OF ADDER4B IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN A5=0 A4; --将4位加数矢量扩为5位,为进位提供空间 B5=0 B4; --将4位被加数矢量扩为5位,为进位提供空间 S5=A5+B5+C4 ; S4=S5(3 DOWNTO 0); COUT4=S5(4); END ART; LIBRARY IEEE; USE IEEE_STD.LOGIC_1164.ALL; USE IEEE_STD.LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS --由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN8: IN STD_LOGIC; A8: IN STD_LOGIC_VECTOR(7 DOWNTO 0); B8: IN STD_LOGIC_VECTOR(7 DOWNTO 0); S8: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT8: OUT STD_LOGIC); END ENTITY ADDER8B; SIGNAL SC:STD_LOGIC; --4位加法器的进位标志 BEGIN U1:ADDER4B --例化(安装)一个4位二进制加法器U1 PORT MAP(CIN4=CIN8,A4=A8(3 DOWNTO 0),B4=B8(3 DOWNTO0), S4=S8(3 DOWNTO 0),COUT4=SC); U2:ADDER4B --例化(安装)一个4位二进制加法器U2 PORT MAP(CIN4=SC,A4=A8(7 DOWNTO 4),B4=B8(7 DOWNTO 4), S4=S8(7 DOWNTO 4),COUT4=COUT8); END ARCHITECTURE ART; 8.2.1 设计思路 纯组合逻辑构成的乘法器虽然工作速度比较快,但占用硬件资源多,难以实现宽位乘法器,而基于PLD器件外接ROM九九表的乘法器则无法构成单片系统,也不实用。这里介绍由8位加法器构成的以时序逻辑方式设计的8位乘法器,如图8-3所示。此乘法器具有一定的实用价值。其乘法原理是:乘法通过逐项位移相加原理来实现,从被乘数的最低位开始,若为1,则乘数左移后与上一次和相加;若为0,左移后以全零相加,直至被乘数的最高位。从图8-3的逻辑图上可以清楚地看出此乘法器的工作原理。 图8-3中,ARICTL是乘法运算控制电路,它的START(可锁定于引脚P 94)信号的上跳沿与高电