EDA技术与VHDL设计 教学课件 作者 黄沛昱 第1 5章第3章.pptVIP

;　　　　　3.1 VHDL语言概述　　VHDL的主要目的是进行系统的描述、行为的建模与仿真。尽管所有的VHDL代码都是可以仿真的，但并不是所有代码都是可以综合的，这取决于各EDA厂商综合器对VHDL的支持程度。　　与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了它成为数字系统设计领域最佳的硬件描述语言之一。强大的行为描述能力是使其避开具体的器件结构，从逻辑行为上成为描述和设计大规模电子系统的重要保证。;　　VHDL语言的优势如下：　　(1) ?VHDL有丰富的语句形式和库函数，使其在系统的设计早期就能从行为特性上查验系统的功能可行性，并随时可对设计进行仿真。　　(2) ?VHDL语句的行为描述能力和代码结构决定了它具有支持大规模设计的分解和已有设计的再利用功能，符合大规模系统所需的多人协同高效工作的要求。???　(3) ?VHDL对设计的描述具有相对独立性，开发者可以不懂硬件的结构，也不必关心最终设计实现的目标器件是什么，便可进行相对独立的设计。;　　(4) ?VHDL与设计平台无关，可移植性较好。　　(5) ?VHDL是最早成为IEEE标准的硬件描述语言，使用广泛，资料分享和查找非常方便，对初学者学习非常有帮助。;　　需要特别注意的是，VHDL与常规计算机高级程序设计语言有所不同，VHDL语句从根本上讲是并发执行的，只有在进程(Process)、函数(Function)和过程(Procedure)内部的语句才是顺序执行的。　　VHDL描述了电路设计的行为、功能、输入以及输出，其本质是用程序语言的方式来描述硬件。图3-1显示了VHDL的基本硬件模型。 ;　　VHDL将一个电路系统分为外部可见部分和内部隐藏部分。利用VHDL实现一个电路系统，首先需要定义实体(Entity)，在实体定义中完成与外部接口的定义，包括输入接口(Input Ports)和输出接口(Output Ports)的定义，这是可见部分。实现电路功能的具体算法则在结构体(Architecture)中定义。当其他设计需要引用该设计时(或称为对其进行重用时)，这部分像一个黑盒子一样，是隐藏的。结构体内部往往包含相互连接的多个进程和元件，它们都是并行运行的。结构体由信号赋值语句、进程语句和元件例化语句等组成。进程中可以调用子程序。不同的进程之间通过信号进行信息的交互。VHDL里的进程既可以生成由触发器等构成的时序电路，也可以生成由逻辑门构成的组合电路。;;　　　3.2 两个简单的组合电路示例3.2.1 2选1多路选择器的设计　　在数字电路中，2选1多路选择器是组合电路的典型代表。假设有a和b两个数据，控制信号为s，当s取值为0时，选择数据a作为输出；否则，选择数据b作为输出。按照数字电路的设计方法，首先需要列出真值表、卡诺图，然后通过化简卡诺图得到最简逻辑表达式，再根据所选择逻辑器件的要求(如采用与门、或门实现电路，或只能采用与非门实现电路)进行表达式的变换，确认最终的电路形式。图3-2是2选1多路选择器的卡诺图及化简后的逻辑表达式，图3-3是根据逻辑表达式确定的最终电路形式。;;;　　例3-1是与图3-3电路结构相对应的采用VHDL语言实现的电路描述。;　　由例3-1可见，此电路的VHDL描述由两部分组成，其中L2～L5是实体描述，L7～L10是结构体描述。下面就本例涉及到的一些语法作简单的讲解。　　(1) 以关键词ENTITY为引导、END ENTITY为结束的语句部分，称为实体。其中mux21是设计者自行取定的实体名，取名最好依据相应功能来确定，使其具有可读性。VHDL的实体描述了电路器件的外部情况及信号端口的基本性质，如信号流动的方向(输入、输出或其他)、在其上流动的信号的数据类型等。关键词PORT表示定义端口。 ;　　本例中定义了a、b、s三个输入端口(输入信号)，其数据类型为位(BIT)数据类型。BIT数据类型的信号取值只有逻辑“0”和“1”两种，在VHDL中表达时必须加单引号，否则VHDL综合器会将其解释为另一种数据类型——整型。 BIT数据类型可以参与逻辑运算，其结果仍是逻辑位的数据类型。VHDL语法规定，任何一种数据对象的应用都必须严格限定其数据类型和取值范围，不同数据类型和取值范围的数据对象将不能相互赋值或进行其他操作。本例还定义了一个输出端口(输出信号)y，其数据类型也是BIT。;　　(2) 以关键词ARCHITECTURE为引导、END ARCHITECTURE为结尾的语句部分，称为结构体。其中construct是结构体的名称，也是由设计者自行定义的。VHDL的结构体负责描述电路器件的内部逻辑功能和电路结构。关键词BEGIN意味着具体算法的开始。符号“=”称为赋值符号，即把符号右边的数据向符