EDA技术与应用 教学课件 作者 陈海宴 第7章 可综合设计与优化.pptVIP

3、设计风格3 采用设计风格2时，输出数据采用寄存器输出的方式时会带来一个时钟周期的延时，那么我们是否可以采用寄存器输出，同时又避免该延迟的状态机呢？这样是可以做到的，我们将其称为设计风格3。 Verilog HDL程序模板： 【例7-4-1】设计四状态的有限状态机如图7.4.5所示，它的同步时钟是Clock，输入信号是A和Reset，输出信号是F和G。状态的转移只能在同步时钟的上升沿时发生。向哪一个状态转换取决于目前所在的状态和输入信号（Reset和A）。 当状态机处于Idle，如果A输入信号为“1”时，状态变为Start，G输出为“0”；当状态机处于Start时，如果输入信号A为“0” 状态变为Stop；当状态机处于Stop时，如果输入信号A为“1” 状态变为Clear，输出信号F为“1”；当状态机处于Clear时，如果输入信号A为“0” 状态变为Idle，输出信息F为“0”，G为“1”；无论状态机处于任何状态，只要输入信号Reset为“0”，状态都转换为Idle，这时当状态为Start、Stop和Idle时输出信号F和G都为“0”，只有当状态为Clear时，输出信号F为“0”，G为“1”。 这里我们给出一个该状态机的Verilog HDL模型： 7.5 小结 本章首先介绍了可综合设计的概念及其过程、建立可综合模型的原则、综合结果的验证。其次，介绍了Verilog HDL 语言设计优化，包括算术表达式优化、运算符优化、循环语句的优化、速度和面积的互换。最后，介绍了有限状态机设计，提供了状态机的三种设计风格。 7.6 习题 1、综合的含义是什么？ 2、Verilog HDL语法结构中综合工具不支持的结构有哪些？ 3、简述状态机的本质和适用的场合。 4、状态机的基本要素有哪些？ 5、简述Verilog HDL语言设计可综合状态机的指导原则。 6、比较状态机的三种设计风格。 7、采用状态机设计一个8路彩灯控制电路。电路的时钟输入Clk频率为1KHz, 需要分频产生约0.5ms的状态机控制时钟。电路复位信号reset为高电平有效，复位时所有的彩灯都点亮。输出控制总线dout为高电平有效，某一位为1时，对应的彩灯被点亮。输入控制信号control为1时输出如下（a）要求的操作，否则输出（b）要求的操作。 （a）依次点亮，然后依次熄灭并循环操作。 （b）单数点亮，然后偶数点亮并循环操作。 y=3*x； 如果用位移运算代替乘法，则程序代码改写为 temp=x1; y=x+temp; 显然，如果使用移位加运算替代乘法运算后，缩减了运算符的强度，从而达到了优化的目的。 7.2.4循环语句的优化 在for循环语句中，有时候会存在某个表达式的值在每次循环中都不变的情况。而综合工具通常按照指定的循环次数来展开for循环语句，即将该无变化表达式重复复制，这样就造成了代码的冗余。举例： 这个循环语句会被综合成下面三条语句： x=a+b; x=a+b; x=a+b; 由此可见，每次迭代都执行了（a+b）运算，并且（a+b）的值和运算次数没有关系，这段代码会生成3个加法器的综合。解决这种情况的最好办法是将循环语句不随循环次数变化的值的表达式移至循环之外。修改后的程序如下所示： 7.3 面积与速度的折衷 在可编程逻辑器件设计领域，面积通常指的是可编程逻辑器件的芯片资源，包括逻辑资源和I/O资源等。速度一般指可编程逻辑器件工作的最高频率。可编程逻辑器件和MCU系统不同的是，其设计的工作频率不是固定的，而是和设计本身的延迟紧密相关。在实际设计中，使用最小的面积设计出最高速度当然是每一个开发者追求的目标。但往往面积和速度是不可兼得的，所以只有兼顾面积和速度，在成本和性能之间有所取舍，才能达到设计中的产品需求。在实际工作中我们经常会采用速度换面积、面积换速度两种相反的方法。 7.3.1 速度换面积 速度换面积是指速度优势可以换取面积的节约，即可以以降低系统工作速度为代价换取硬件资源的节约。举例来说明，在流水线设计设计中，每一级流水线常常有同一个算法被重复使用，但是使用的次数不一样。在正常设计中，这些被重复使用，但是使用次数不同的模块将会占用大量的可编程逻辑器件资源。这时，我们可以对可编程逻辑器件的设计进行一些改造，将被重复使用的算法模块提炼出最小的复用单元，并利用这个最小的高速单元代替原设计中被重复不同次数的模块。 例如一个流水线有n个步骤，每个步骤都相应的运算一个重复次数不同的算法，每个算法都占用独立的资源，其所占资源由面积表示，如图7.3.1所示： 假设这些算法中有可以重复的基本单元，我们可以利用某些模块的速度优势，通过配合算法次数计数器及流水线的输入输出选择开关，重复利用这些基本单元模块。速度换面积的关键就是