TigerSHARC处理器技术及其应用 教学课件 作者 冯小平 第1 3章 第2章.pptVIP

　　2.1 TS系列DSP的内核结构概述2.1.1 TS101S的内核结构概述　　ADSP—TS101的内核结构框图如图2.1-1所示。它主要由双运算模块、双IALU、程序控制器及其内总线等组成。 图2.1-1 ADSP—TS101的内核结构框图 　　其内核具有如下特点：　　(1) 双运算模块：即X和Y运算模块，各包含一套乘法器、ALU、移位器和一套32字寄存器组。　　(2) 双整型ALU：J和K整型ALU，各拥有一套32位ALU和32字寄存器组。　　(3) 程序控制器：用于控制指令流，它包含一个指令对齐缓冲(IAB)和一个分支目标缓冲(BTB)。　　(4) 内部有三套128位宽的总线，为内部存储器块之间提供每周期48字节的高带宽连接，同时实现与外部存储器、存储器映射I/O、主机处理器以及其他TigerSHARC的接口。 2.1.2 TS20XS的内核结构概述　　ADSP—TS20X TigerSHARC系列 DSP 是TS101S的升级产品。TS20X系列有3款　　芯片，包括ADSP—TS201S、ADSP—TS202S和ADSP—TS203S。在内核结构方面，　　ADSP—TS202S和ADSP—TS203S比ADSP—TS201S减少了CLU模块，其他方面基本相同。因此本节主要介绍TS201S的内核结构。　　TS201S与TS101S在内核结构方面基本相同，主要的变化和改进包括以下几个方面： 　　(1) ?TS201S的内核时钟频率更高，达到600 MHz，指令周期为1.67 ns；而TS101S的最高内核时钟频率是300 MHz，相应的指令周期为3.33 ns。　　(2) ?TS201S的内部存储器容量为24 Mb，存储器类型为EDRAM(嵌入式DRAM)；而TS101S的内部存储器容量为6 Mb，存储器类型为SRAM。TS201S的内部存储器被划分为6个存储块，每个块4 Mb；TS101S的内部存储器被划分为3个存储块，每个块2 Mb。存储器类型的差异导致两者在访问内部存储器时有一定的差异，特别是在需要精确计算访问时间时，TS201S的存储器访问时间计算更复杂一些。 　　(3) ?TS201S内部有4套相互独立的128位宽的数据总线，每条总线分别连接6个4 Mb内部存储器块(Bank)中的一个，提供4字的数据、指令及I/O访问和33.6 GB/s的内部存储器带宽。而TS101S的内部只有3套128位宽度的总线。　　(4) ?TS201S内核中改进和增强了通信逻辑处理单元(CLU)的功能，支持Viterbi和Turbo解码及CDMA通信中的复数相关应用等。TS201S的CLU成为运算模块中与ALU、乘法器和移位器并列的专门处理单元。 　　(5) ?TS201S的指令流水增加了2级，为10级指令流水。它在TS101S的8级指令流水的基础上，指令预取由3级变为4级，又增加了1级指令预译码级流水，共同构成了10级指令流水。　　(6) ?TS201S的链路口的接口标准改为LVDS标准电平，提高了数据传输率和可靠性，当单个链路口工作在500 MHz时，数据传输率为1000 MB/s。TS101S的链路口的接口标准为LVTTL标准电平，其数据传输率低于TS201S，当单个链路口工作在125 MHz时，数据传输率为250 MB/s。 　　TS201S的内核结构如图2.1-2所示。　　TS201S与TS101S在内核结构方面基本相同，因此本章的后续各节将以TS101S为主，介绍TS处理器的内核中的各个模块。 图2.1-2 TS201S的内核结构 2.2 TS处理器的运算模块2.2.1 运算模块的组成　　TS处理器的运算模块由双运算单元(X、Y运算块)组成。每个运算块包括一个32位的寄存器组(文件)、一个32位的算术逻辑单元(ALU)、一个32位的乘法器和一个64位的移位器。其内部结构如图2.2-1所示。 图2.2-1 运算模块X和Y结构 2.2.2 运算模块的寄存器　　1) 存储器映射寄存器　　DSP中有两个运算模块，每个运算模块中都包含有32个32位的寄存器，统称为寄存器文件。寄存器文件属于存储器映射的寄存器。　　存储器映射寄存器的基本名称是XR31～0和YR31～0，它们既可作为通用寄存器(Ureg)使用，也可作为数据寄存器使用(Dreg)。运算模块的所有输入数据都来自寄存器文件，运算结果也传送给寄存器文件，只有定点乘法例外。因此，寄存器文件是运算模块与内部总线之间交换数据的重要通道。 　　2) 非存储器映射寄存器　　非存储器映射寄存器是一些特殊寄存器，非存储器映射寄存器包括:　　(1) 运算模块的状态寄存器(XSTAT和YSTAT)；