Verilog HDL与CPLD FPGA项目开发教程 教学课件 作者 聂章龙 01 开发入门课件 任务二.pptVIP

学习目标设计 学习目标设计 教学情境设计 (2) 主流FPGA产品 (3) FPGA配置芯片 任务二 CPLD/FPGA器件识别 * 可编程逻辑器件开发应用 讲授: 聂章龙 常州信息职业技术学院 【任务二】 CPLD/FPGA器件识别 能掌握Altera公司的MAX 7000系列产品和 MAX II系列产品的资料和工作过程 能力目标 能识别Altera公司CPLD系列或FPGA系列芯片 会利用数字资源、纸质资源查找、 使用MAX 7000、MAX II系列产品的资料 Altera公司的MAX 7000、 MAX II系列产品功能特性 知识目标 Altera公司CPLD系列或 FPGA系列芯片基本知识 较强的组织纪律 良好的行为习惯 素质目标 积极主动的学习状态 互帮互助的同学关系 本节主要介绍了Altera产品，重点描述了Altera公司的MAX 7000、MAX II系列产品功能特性。 内容 40 MAX 7000、MAX II系列产品的基本功能及编程方式； 会用MAX 7000、MAX II系列产品编程 MAX 7000、MAX II系列产品功能特性 2 40 2 ①CPLD产品概况； ②FPG产品概况； 能了解Altera产品的概况 Altera产品简介 1 时间（分钟） 学时数 知识要点 技能训练 教学内容 序号 表1.2.1 教学安排表 教学任务 子任务一 子任务二 CPLD/FPGA产品概况 MAX 系列产品的基本功能及编程方式 (1) 主流PLD产品 子任务一 CPLD/FPGA产品概况 3.6-6.5 3.6-6.0 3.6-5.5 3.6-4.5 管脚到管脚延时(ns) 8K 8K 8K 8K 内置Flash大小(bit) 272 212 160 80 最大用户IO 1,700 980 440 192 等效宏单元（Macrocell） 2,210 1,270 570 240 逻辑单元 (LE) EPM2210/G EPM1270/G EPM570/G EPM240/G 特性 表1.2.2 MAX II 器件家族 64 2 20,060 EP1C20 52 2 12,060 EP1C12 20 2 5,980 EP1C6 17 2 4,000 EP1C4 每块RAM为4Kbit，可以另加1位奇偶校验位 13 1 2,910 EP1C3 备 注 M4K RAM 块 锁相环 逻辑单元 型号（1.5V） 表1.2.3 Cyclone 系列芯片 622 450 475 315 182 142 最大可用I/O管脚 4 4 4 4 2 2 锁相环（PLL） 150 86 35 26 18 13 嵌入式18×18乘法器 1,152,000 594,432 483,840 239,616 165,888 119,808 RAM 总量 250 129 105 52 36 26 M4K RAM 块 68,416 50,528 33,216 18,752 8,256 4,608 逻辑单元（ LE ） EP2C70 EP2C50 EP2C35 EP2C20 EP2C8 EP2C5 特 性 表1.2.4 Cyclone II 系列概览 28 12 520 1118 114140 EP1S120 22 9 364 767 79040 EP1S80 18 6 292 574 57120 EP1S60 14 4 183 384 41250 EP1S40 12 4 171 295 32470 EP1S30 10 2 138 224 25660 EP1S25 10 2 82 194 18460 EP1S20 每个DSP块可实现4个9x9乘法/累加器 RAM块可以另加奇偶校验位 6 1 60 94 10570 EP1S10 备注 DSP块 512K MegaRAM块 4Kbit RAM块 512bit RAM块 逻辑单元 LE 1.5v 表1.2.5 Stratix 系列概览 88 脚 BGA 　 ? 16M bits EPC16（可重复擦写） 100脚 PQFP 　 ? 8M bits EPC8 （可重复擦写） 20 脚 PLCC 3.3/5v 管脚控制（请查阅数据手册） 10K/1K/20K100以下，更大芯片要多片级连 2M bits EPC2 （可重复擦写） 8 脚 DIP 3.3/5v 自动选择（可在软件中设定） 10K30E/1K30，10K/1K50,更大芯片要多片级连 1M bits EPC1 （不可擦写) 8 脚 DIP 3.3/5v 自动选择（可在软件中设定） 6K,10K10-10K30，1K1