VHDL复杂数字系统设计 教学课件 作者 金西第2章.pptVIP

process begin CLR = ′0′;  D = ′0′;  wait for 12500 ps;  D = ′1′;  wait for 10000 ps;  CLR = ′1′;  wait for 15000 ps;  D = ′0′;  wait for 15000 ps;  D = ′1′;  wait for 15000 ps;  CLR = ′0′;   wait;  end process;  end; 图 2-18 SUMMIT Visual HDL界面下的输入、 输出波形 2.7 基本逻辑电路的VHDL实现 2.7.1 组合逻辑电路设计 1. 二输入“异或门”电路 (1) 基本逻辑门有：与门(AND)、或门(OR)、与非门(NAND)、 或非门(NOR)和异或门(XOR) 。这些门都是简单的组合电路，用布尔方程描述其逻辑功能很方便。例如，二输入“异或门”电路的逻辑表达式为：y=a⊕b。 表 2-4 测 试 矢 量 续表 2.5.6 Active-VHDL中测试基准自动生成流程 (1) 设计半加器时， 设计浏览器(Design Browser) 如图 2-8 所示。  (2) 在“Design”菜单项下选择“Compile all”命令项，对所有源文件进行编译。 编译完成后，设计浏览器的每一个源文件前面都出现一个“＋”号， 表示其产生子项。  (3) 点击选中“半加器和全加器”前面的“＋”号， 将打开其下的子项。  (4) 用鼠标右击该子项， 将出现如图 2-9 所示的弹出式菜单。 图 2-8 设计浏览器 图 2-9 右击快捷菜单 (5) 选择“Generate Test Bench...”项目， 将出现如图 2-10 所示的对话框。 图 2-10 测试基准生成对话框 (6) 可选择要产生测试基准的实体和结构体， 以及测试基准的类型。  (7) 单击“下一步”按钮，按提示要求选择对话框有关选项。 这时如果要从文件引入测试矢量， 可以选定“Test vectors from file”项。然后选择可以从中引入测试矢量的文件，否则将自动产生测试矢量。  (8) 单击“下一步”按钮，将出现选择对话框，按提示进行操作。  (9) 单击“完成”按钮， 将自动生成测试基准(testbench-for-half-adder)。 (10) 打开该文件， 在其中的“--add your stimulus here...”位置加上测试矢量描述即可， 参见图 2-11。 例如， 半加器可以是： 图 2-11 半加器测试基准示意图 - - Add your stimulus here ... x=′0′, ′1′after 200ns, ′0′after 400ns, ′1′after 450ns, ′0′after 500ns, ′1′after 550ns, ′0′after 600ns, ′1′after 650ns, ′0′after 700ns;  y=′0′, ′1′after100ns, ′0′after 200ns, ′1′after 300ns, ′0′after450ns, ′1′after550ns, ′0′after 650ns;  如果是全加器， 则再增加一句即可： 　　c_in=′0′, ′1′after50ns, ′0′after100ns, ′1′after 150ns, ′0′after200ns, ′1′after 250ns, ′0′after 300ns, ′1′after350ns, ′0′after 550ns; (11) 注意：设定当前要仿真的实体可使用弹出式菜单中的“Set as Toplevel”项。  在上面的例子中，我们写出了对于加法器adder所要施加的输入信号波形。注意在after子句后面的时间是绝对时间，不允许出现后面时间值小于前面时间值的情况。