VHDL复杂数字系统设计 教学课件 作者 金西第4章.pptVIP

-- enter your statements here --temp=′0′;  process(clk) begin if clk=′1′ and clk′event then if temp=′0′ then d_out=d_in(7 downto 4);  temp=′1′;  else  d_out=d_in(3 downto 0);  temp=′0′;  end if;  sel=temp;  end if;  end process;  end displayvalue_arch; 6. Virtex Virtex是大规模SRAM工艺的FPGA， 应用较为广泛，如表 4-5 所示。 表 4-5 7. Virtex-II VirtexII是大规模SRAM工艺的FPGA，属Virtex的下一代产品， 如表 4-6 所示 . 表 4-6 4.4.4 Xilinx XC9500器件选用 Xilinx XC9500器件将复杂可编程逻辑器件的高性能和灵活性等特点推向一个新的高度(如表 4-7)所示，并具有业界领先的速度， 同时还具备经过客户验证的增强管脚锁定结构，以及全面的IEEE Std.1149.1 JTAG边界扫描支持; 内部宏单元数有 36~288 个，等效门有 800~6400 个，封装引脚有 44~352 个； 所有信号延迟相同而与路径无关，引脚到引脚的传输时间tpd最快可达 3.5ns, 相应计数器频率fCNT可达 200MHz；采用先进的CMOS 0.35μm FastfFlash快闪存储技术, 比E2CMOS工艺功耗明显降低。第三代成熟的CPLD技术可重复编程 1 万次以上，数据保持时间 20 年。 表 4-7 XC9500 CPLD特性 每个XC9500 器件是一个由多个功能块FB(Function Block)和输入/输出块IOB组成的，并由一个开关矩阵FastConnect完全互连的子系统。 每个FB提供具有 36 个输入和 18 个输出的可编程逻辑；IOB提供器件的输入/输出缓冲；FastConnect将所输入信号及FB的输出连到FB的输入端，每个FB又有12~18 个输出（取决于封装的引脚数）及相关的输出使能信号直接驱动IOB。 图 4-29 显示了XC9500 系列器件的基本结构。 图 4-29 XC9500 系列器件结构 4.4.5 Xilinx Foundation开发系统设计流程简介 Xilinx 公司的设计软件Foundation 3.1是Xilinx公司开发的EDA工具。此版本的最大特点是支持Xilinx 公司的全部产品， 包括XC3100A/L、XC3000A/L、 XC3100A/L、XC5200、Spartan、SpartanXL Virtex、XC4000E/L/EX/XL/XV/XLA、 XC9500、XC9500XL以及最新的XC9500XV 等所有的CPLD 和FPGA 器件。此外Foundation 3.1i 版本已经将Core 产生器工具集成进软件内，可以在项目管理器原理图编辑器和HDL 编辑器等图形用户接口的环境下从Tools 的菜单中调用Core 产生器。  运行Foundation时，首先进入项目管理器(Project Manager)窗口，所有的设计输入、实现和仿真都必须在项目管理器中完成。项目管理器可以对FPGA Express综合工具和设计实现工具进行初始化。利用合适的用户界面，在项目管理器中就可以对整个设计开发过程进行管理。 Foundation提供了多层次的原理图设计流程、HDL设计流程以及混合语言（VHDL和HDL）的综合优化。软件环境提供了两种不同的设计输入工具： 原理图和硬件描述语言。此外，也可以用图表示的状态机输入设计的一部分。每种工具支持一种特定类型的设计描述并使用一种特定的文本进行工作。HDL的设计流程具体步骤分为创建新项目、创建新的源文件、逻辑综合、功能仿真、设计实现、 时序仿真和最后的编程下载。原理图（Schematic）流程与HDL的流程相似，只是不需要对设计进行综合，分为设计输入、功能仿真、设计实现、时序验证、 器件编程。在这个层次设计中可以产生各种类型的宏单元(包括基于原理图的宏单元，基于硬件描述语言的宏单元，状态机宏单元和LogiBLOX 宏单元)。 4.5 Xilinx XC95系列在电压信号测量A/D中的应用 4.5.1 XC9