VHDL硬件描述语言与数字逻辑电路设计 第三版 侯伯亨1 6 第5章.pptVIP

　　在第1章中已经提到，对硬件系统可以用3种不同风格的描述方式进行描述，即行为描述方式、寄存器传输(或数据流)描述方式和结构描述方式。这3种描述方式从不同的角度对硬件系统进行行为和功能的描述。在当前情况下，采用后两种描述方式的VHDL语言程序可以进行逻辑综合，而采用行为描述的VHDL语言程序大部分只用于系统仿真，少数也可以进行逻辑综合。本章针对这3种不同风格的描述方式作一介绍。 　　　　什么样的描述属于行为描述方式，这一点目前还没有确切的定义，所以在不同的书刊中，对相同或相似的某些用VHDL语言描述的逻辑电路的程序有不同的说明。有的说明为行为描述方式，有的说明为寄存器传输描述方式。但是，有一点是明确的，行为描述方式是对系统数学模型的描述，其抽象程度比寄存器传输描述方式和结构描述方式更高。 在行为描述方式的程序中大量采用算术运算、关系运算、惯性延时、传输延时等难以进行逻辑综合和不能进行逻辑综合的VHDL语句。一般来说，采用行为描述方式的VHDL语言程序主要用于系统数学模型的仿真或者系统工作原理的仿真。　　在VHDL语言中存在一些专门用于描述系统行为的语句，它们是VHDL语言为什么能在高层次上对系统硬件进行行为描述的原因所在。这些语句与一般的高级语言的语句有较大差别。 图5-1 四选一电路 5.1.1 代入语句　　代入语句是VHDL语言中进行行为描述的最基本语句。例如：　　a=b;　　该语句的功能是a得到b的值。当该语句有效时，现行信号b的值将代入到信号a中。只要b的值有一个新的变化，那么该语句将被执行。所以，b是该代入语句的一个敏感量。　　代入语句最普遍的格式如下：　　信号量=敏感信号量表达式；　　例如：　　z=a NOR (b NAND c); 　　式中有3个敏感量a、b、c。无论哪一个敏感量发生新的变化，该代入语句都将被执行。　　具有延时时间的代入语句如下：　　a=b AFTER 5 ns;　　该语句表示：在b发生新的变化5?ns以后才被代入到信号a。　　众所周知，一个二输入的与门由于固有延时，在输入端发生变化以后，与门的输出端的新的输出总要比输入端的变化延时若干时间，例如延时5?ns。与门的这种输出特性就可以用具有延时时间的代入语句来描述。 　　【例5-1】 用具有延时时间的代入语句描述与门的延时特性。　　ENTITY and2 IS　　PORT (a,b:IN BIT;　　 c:OUT BIT);　　END ENTITY and2;　　ARCHITECTURE and2_behav OF and2 IS　　BEGIN 　　 c=a AND b AFTER 5ns;　　END ARCHITECTURE and2_behav; 　　下面再举一个用行为描述方式描述四选一电路的例子。四选一电路的逻辑原理图如图5-1所示。 　　【例5-2】 描述四选一电路的VHDL语言程序。　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY mux4 IS　　PORT (i0,i1,i2,i3,a,b:IN STD_LOGIC;　　 q:OUT STD_LOGIC);　　END ENTITY mux4;　　ARCHITECTURE behav OF mux4 IS　　SIGNAL sel:INTEGER; 　　BEGIN　　WITH sel SELECT　　q=i0 AFTER 10ns WHEN 0,　　 i1 AFTER 10ns WHEN 1,　　 i2 AFTER 10ns WHEN 2,　　 i3 AFTER 10ns WHEN 3,　　 X AFTER 10ns WHEN OTHERS;　　sel=0 WHEN a=0 AND b=0 ELSE　　 1 WHEN a=1 AND b=0 ELSE　　 2 WHEN a=0 AND b=1 ELSE 　　 3 WHEN a=1 AND b=1 ELSE　　 4;　　END ARCHITECTURE behav;　　在四选一电路的构造体中有6个输入端口和1个输出端口。a和b是选择信号的输入端口。在正常情况下，a和b共有4种取值0～3。a和b的取值将确定i0～i3中的哪一个输入端信号可以通过四选一电路从输出端q输出，其真值表如表5-1所示。 　　 表5-1 四选一电路真值表 　　在例5-2中用了两个语句：第一个语句是选择语句，第二个语句是代入语句。这两个语句是条件代入类型语