Xilinx FPGA设计与实践教程 教学课件 作者 赵吉成 第6 10章 第7章.pptVIP

7.1 时序电路基础　　如今在FPGA上实现大规模的逻辑电路工作频率越来越高。为了保证设计的稳定可靠性，必须要理解影响数字电路运行频率以及可靠性的因素。只有理解了这些因素的存在原因，才有办法提高代码设计的质量，以达到提高逻辑电路运行频率的目的。下面通过简单的数字电路时序模型来分析影响数字电路的基本参数。 　　首先对于纯组合逻辑电路来说，其逻辑功能块的输出仅仅与当前的输入值有关系。其电路延时分析也非常简单，只考虑输入到输出的信号延时Tdelay。但是影响Tdelay时间的因素比较多，比如，不同的器件输入到输出的延时时间不同，不同的工艺条件以及在不同的环境下，Tdelay的时间也不同。所以组合逻辑电路的延时参数是不固定的，研究组合逻辑电路的延时没有实际意义。 　　对于绝大部分的电路来说，输出不仅取决于当前的输入值，也取决于原先的输入值。也就是说，电路具有记忆功能。这属于同步时序电路，其基本时序模型如图7-1所示。tCLK是时钟的最小周期，tCQ是寄存器固有的时钟输出延时，tLOGIC是同步元件之间的组合逻辑延迟，tNET是网线的延迟，tSU是寄存器固有的时钟建立时间，tCLK_SKEW是两个DFF之间的时钟扭曲，同步时序电路由寄存器和组合逻辑组成，系统中所有的寄存器均在一个全局时钟的控制下工作。以下三个重要的时序参数与寄存器有关。 图7-1 基本同步时序电路模型 　　1．建立时间tSU　　建立时间tSU是在时钟翻转(对于正沿触发寄存器为0→1的翻转)之前数据输入(D)必须有效的时间。　　2. 保持时间tHOLD　　保持时间tHOLD是在时钟边沿之后数据输入必须仍然有效的时间。　　假设建立和保持时间都满足，那么输入端D处的数据则在最坏情况下的传播延时(tNET)之后被赋值到了输出端q，如图7-2所示。 图7-2 同步寄存器的建立时间、保持时间以及传播延迟的定义 　　3．最高时钟频率fMAX　　在熟悉了建立时间、保持时间以及传播延迟的基本概念之后，下面通过这三个基本参数来推导时钟的最高频率fMAX。对于同步时序逻辑电路，对时钟激励做出响应的开关事件是同时发生的，但是运行结果必须等到下一个时钟翻转时才能进入到下一级。也就是说，只有在当前所有的计算都已经完成并且系统开始闲置时下一轮的操作才能开始，因此，为了保证时序电路数据采集和处理的正确性，时钟周期tCLK必须能容纳电路中任何一级的最长延时。 　　假设该组合逻辑的最长延时等于tLOGIC，那么时序电路正确工作要求的最小时钟为 7.1.1 同步电路的时序分析　　1．时钟扭曲(Clock Skew)　　时钟扭曲指同源时钟到达两个不同寄存器时钟端的时间差别。时钟扭曲主要是由时钟路径的静态不匹配以及时钟在负载上的差异造成的。时钟扭曲造成的是时钟相位的偏移，并不会造成时钟周期的变化。时钟扭曲包括正扭曲和负扭曲，如图7-3所示为时钟的正扭曲。 图7-3 时钟正扭曲 　　下面依然以图7-1所示的时序模型来分析。假如考虑两个时钟之间的扭曲(Skew)，那么电路的时钟周期的公式就变成了下式： 　　条件1：如果 ，则 。这说明信号相对时钟有效沿到达触发器的D端的时间超过了tSU，满足建立时间要求；反之，则不满足。 　　条件2：如果 ，则 。这说明在时钟有效沿到达之后，信号能维持足够长的时间，满足保持时间要求；反之，则不满足。　　由条件1和条件2得出，当 时，tHOLD受影响；当时，tSU受影响；最好的办法就是让 几乎为0。所以在FPGA中设计同步电路，必须要保证时钟的扭曲非常小，所有的时钟都要来自全局时钟驱动。因为全局时钟信号在FPGA内部作有特殊处理，能够保证时钟信号的良好特性。 图7-4 异步电路时序模型 　　2．时钟抖动(Clock Jitter)　　时钟抖动是指在芯片的某一个给定点上时钟周期发生暂时的变化。即时钟周期在每个不同的周期上可以缩短或者加长。最常用的抖动参数称为周期抖动和周期间抖动。周期抖动一般比较大，也比较确定，常由于第三方原因造成，如干扰、电源、噪声等；周期间抖动由环境因素造成，满足高斯分布，一般难以跟踪。 　　常用避免时钟抖动的方法有：　　(1) 采用全局时钟资源，增强时钟的抗干扰能力，从而改善时钟抖动；　　(2) 在FPGA系统硬件设计时考虑时钟的抗干扰布局布线。 7.1.2 异步电路和同步电路的区别