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第10章数字系统的FPGA设计 数字系统是指由若干数字电路和逻辑部件构成的能够处理或传送、存储数字信息的设备数字系统通常可以分为三个部分，即系统输入输出接口、数据处理器和控制器。数字系统结构框图如图10-1所示。 10.1.1设计要求 ①数字钟功能：数字钟的时间为24小时一个周期；数字钟须显示时、分、秒； ②校时功能：可以分别对时、分、秒进行单独校时，使期调整到标准时间； ③扩展功能：整点报时系统。设计报整点报时电路，每当数字钟计时59分50秒时开始报时，并发出鸣叫声，到达整点时鸣叫结束，鸣叫频率为100Hz。 10.1.2系统组成方框图 10.1.3 数字钟的层次化设计方案 根据上述功能,可以把多功能数字式电子钟 系统划分为三部分:时钟源(即标准秒钟的 产生电路),时分秒计数器模块、数字钟模 块、校时模块、数字秒表模块、闹钟和整 点报模块。 时分秒计数器模块 时分秒计数器模块由秒个位、十位计数器、分个位、十位计数及时个位、十位计数电路构成。其中：秒个位和秒十位计数器、分个位和分十位计数为六十进制计数器，而根据设计要求时个位和时十位构成的为二十四进制计数器。 六十进制计数器 图10-5为六十进制计数器模块的原理图，由前面的分析知分和秒计数器都是模M=60的计数器，其规律为00?01?…?58?59?00，此底层计数器模块的设计中保留了一个计数使能端CEN、异步清零端Clrn