EDA技术与应用 教学配套课件 陈海宴 第9章 数字设计实例.pdfVIP

第9章数字设计实例 • 本章介绍了卷积编码和通用异步收发器的设计实例。 希望读者能够通过实例掌握Verilog HDL语言，并学以致 用。 • 9.1 卷积编码Verilog HDL设计 • 卷积码编码器在一段时间内输出的n位码，不仅与本段 时间内的k位信息位有关，而且还与前面m段规定时间 内的信息位有关，这里的m ＝N‐1，通常用（n，k，N ） 表示卷积码（注意：有些文献中也用（n，k，m ）来表 示卷积码）。 • 卷积码的编码器是由一个有k个输入端、n 个输出端、N‐1 个移位寄存器构成的有限状态的有记忆系统，通常称为时 序网络。在硬件实现的时候，一般采用多项式法来描述， 可以与延迟链的硬件结构相对应，如（2，1，3 ）卷积码 的生成多项式矩阵为： • G(D ）=[1+D+D , 1+ D ] 2 2 • 其中，D为延迟算子，生成多项式的第一项为1+D+D2 ，表 示输出编码的第一个码元等于输入码元x (n)与前面两个时 刻输入的码元x (n‐1)、x (n‐2)的模2和，同理第二项类似。 • 该卷积码的n =2，k =1，N =3，因此，它的约束长度nN = 2 ×3 = 6 。m1 与m 为移位寄存器，它们的起始状态均为零。C 、C 与x (n)、x (n‐1)、 2 1 2 x (n‐2)之间的关系如下： • C = x (n) + x (n‐1) + x (n‐2)； 1 • C = x (n) + x (n‐2) 2 • 假如输入的信息为x=[11010] ，为了使信息x全部通过移位 寄存器，还必须在信息位后面加3个零。 • 9.1.2 卷积码的Verilog实现 • 由于(2,1,7)卷积码具有较好的纠错性能和可接受的复杂 性，因而对其的研究最为广泛。卷积码的子生成元为 ：g(1,1)=133OCT，g(1,2)=171OCT，其编码器的结构如 图9.1.2所示。图中⊕表示模2加，输出数据在上下分支 之间切换。 • 9.2  通用异步收发器的Verilog HDL设计与验证 • 9.2.1 通用异步收发器规范 • 通用异步收发器的数据传输格式如图9.2.1所示。起始位为 “0”，占用1位，用来表示1个字符数据的开始；其后是数 据位，可以是7位或8位，传输时待发送数据的低位在前， 高位在后；接下来是奇偶校验位；最后是停止位，用逻辑 “1”表示一个字符信息的结束。 • 9.2.2 电路结构设计 • 图9.2.2是CPU采用UART进行通信的应用示意图。CPU通过 总线与UART相连，两个UART通过外部线路互连。 • UART中的CPU接口电路实现以下主要功能： • （1）与CPU接口，将CPU对内部控制寄存器的写操作 转化为对发送控制器和接收控制器的控制信号。 • （2 ）将CPU写入到内部数据发送寄存器的数据进行锁 存并提供给发送控制器。 • （3 ）将接收控制器接收的数据交给CPU，同时提交接 收数据的状态信号。 • （4 ）对收、发控制器的中断进行管理。对于中断寄 存器的读操作的同时对寄存器清零，以避免重复产生中断 ，这需要专门的电路进行维护和管理。 • UART中的发送控制器实现以下主要功能： • （1）根据clk_div_ctl给出的时钟分频比将xmt_data上的 数据按照从低位到高位的顺序依次发出。在数据发送过 程中需要根据规范插入起始位、奇偶校验位和停止位。 • （2 ）发送控制器在xmt_en为高电平时开始向线路方向 发送数据。完成当前字节发送后通过xmt_over通知控制 电路当前发送完成，由控制电路负责产生中断和进行中 断管理。 • UART中的接收控制器实现以下主要功能： • （1）检测接收数据中的起始位，并完整地接收数据。 • （2 ）根据接收数据进行奇偶校验，判断数据是否正确接 收，并产生接收数据状态rcv_status，接收控制器通过 r