基于SOPC的数字钟.docVIP

(2013-2014学年) 重庆理工大学研究生课程论文 课程论文题目： 基于SOPC的数字钟设计 课程名称 SOPC技术及系统设计 课程类别 □学位课 □非学位课 任课教师 王先全 所在学院 电子学院 学科专业 仪器仪表工程 姓名 王小辉 学号 51307260101 提交日期 2014年7月7日 基于SOPC的数字钟设计 摘要：在EDA软件平台上，以硬件描述语言VHDL为系统逻辑描述手段完成的数字钟设计文件，完成逻辑优化和仿真测试。 关键词：计数器 模块 FLASH 一、设计要求 ①数字钟的秒计数器（用FPGA实现）； ②数字钟的分计数器（用FPGA实现）； ③数字钟的小时计数器（用FPGA实现）； ④NIOS 的中断设计； ⑤NIOS读取数字钟的秒、分、小时的数据； ⑥NIOS 显示数字钟的秒、分、小时的内容 二、方案设计 ⒈根据设计要求，我们首先需在FPGA上完成数字钟的硬件设计，这里又可以细化为六个部分： ①将所选时钟信号转换为以秒为基准的信号，作为后面所需的秒时钟信号。这里我选的10Hz的时钟信号作为GPGA的输入信号，所以需做个十进制的计数器，即计数到10，full信号置1（full信号作为下个模块的时钟信号）。又因为计数值转换时不稳，会