平板电脑CPU性能对比和部分功能解释.docVIP

平板电脑处理芯片性能对比 1、乱序执行（out-of-order execution）是指CPU采用了允许将多条指令不按程序规定的顺序分开发送给各相应电路单元处理的技术。比方Core乱序执行引擎说程序某一段有7条指令，此时CPU将根据各单元电路的空闲状态和各指令能否提前执行的具体情况分析后，将能提前执行的指令立即发送给相应电路执行。 2、定义： 在各单元不按规定顺序执行完指令后还必须由相应电路再将运算结果重新按原来程序指定的指令顺序排列后才能返回程序。这种将各条指令不按顺序拆散后执行的运行方式就叫乱序执行（也有叫错序执行）技术。 3、解释： 这样将根据个电路单元的状态和各指令能否提前执行的具体情况分析后，将能提前执行的指令立即发送给相应电路单元执行，在这期间不按规定顺序执行指令，然后由重新排列单元将各执行单元结果按指令顺序重新排列。采用乱序执行技术的目的是为了使CPU内部电路满负荷运转并相应提高了CPU的运行程序的速度。分枝技术：（branch）指令进行运算时需要等待结果，一般无条件分枝只需要按指令顺序执行，而条件分枝必须根据处理后的结果，再决定是否按原先顺序进行。 4、目的：采用乱序执行技术的目的是为了使CPU内部电路满负荷运转并相应提高了CPU的运行程序的速度。 这好比请A、B、C三个名人为晚会题写横幅“春节联欢晚会”六个大字，每人各写两个字。如果这时在一张大纸上按顺序由A写好春节后再交给B写联欢，然后再由C写晚会，那么这样在A写的时候，B和C必须等待，而在B写的时候C仍然要等待而A已经没事了。 但如果采用三个人分别用三张纸同时写的做法， 那么B和C都不必须等待就可以同时各写各的了，甚至C和B还可以比A先写好也没关系（就象乱序执行），但当他们都写完后就必须重新在横幅上（自然可以由别人做，就象CPU中乱序执行后的重新排列单元）按春节联欢晚会的顺序排好才能挂出去。 5、工作原理：在按序执行中，一旦遇到指令依赖的情况，流水线就会停滞，如果采用乱序执行，就可以跳到下一个非依赖指令并发布它。这样，执行单元就可以总是处于工作状态，把时间浪费减到最少。乱序执行可以允许在发布指令3前发布指令4～8，而且这些指令的执行结果可以在指令3引出后立即引出（按序引出对X86 CPU来说是必需的），实际解码率又会增加25%。不过PⅡ和K6从乱序执行中得到的好处有限，因为如果CPU遇到指令依赖情况，它必须找到更多的非依赖指令进行发布。 WinChip的性能表现看到一个带有大容量一级Cache的按序执行CPU能够同乱序执行CPU竞争，在时钟周期方面，Cache未命中的代价是非常高昂的。带有大容量一级Cache的按序执行CPU性能，比只有较小容量Cache乱序执行CPU的性能要强。 而Rise的工程师在这方面犯了错误，MP6的一级Cache只有16KB，因此Cache未命中的发生频率比其他CPU高，以致于它很难“喂饱”它的3条流水线。这是很可惜的事，因为一个按序执行CPU不是太复杂，因此可以做得更小。如果Rise CPU具有较大的一级Cache和高时钟频率，那么，对于像K6－2那样的乱序执行CPU来说，Rise CPU是一个凶狠的对手，它具有更好的浮点性能(双FPU流水线)，而且成本也更便宜。集成256KB二级Cache的mP6－Ⅱ或许将纠正这个错误，但它要达到令人满意的时钟频率。 由于K7采用大容量缓冲，因此它能及时发布足够多的非依赖性指令。大容量一级Cache、大容量缓冲和乱序执行，使K7的两条FPU流水线比Rise mP6的两条流水线更容易“喂饱”，效率更高。 乱序执行技术与顺序执行技术简介 未来主流的计算市场（台式机、服务器和笔记本电脑）需要的是有限多核架构，更加强调核的单线程性能，而很多核架构（数十甚至上百个内核）则将应用于流计算、HPC和SoC等特殊计算环境。这也将成为未来英特尔处理器的一个分水岭，于是就有了所谓“大核”和“小核”处理器之分。前者以目前的酷睿架构为发展基准，追求更好的单线程性能; 后者则以凌动（Atom）内核为基础，在设计上强调更高的并行度和更低的功耗。 在指令执行方面，“大核”采用的是乱序执行（out-of-order execution）模式，而“小核”则采用顺序执行（In-order execution）模式。与顺序执行相对应的乱序执行，是指CPU允许将多条指令不按程序规定的顺序分开发送给各相应电路单元处理的技术。 对比：与顺序执行技术相比，乱序执行能够更有效地提高IPC，即提高每个时钟频率能够执行的指令数量。一般来说在同样一个主频周期当中，无序核执行指令数量要比有序核执行的数量更多，因而乱序执行架构的处理器单核的计算能力比较强。但乱序执行模式的处理器在电路设计上比较复杂，核的功耗也比较高，在手机和某些嵌入式应用需要绝对低