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数字系统设计部分 补充第六讲 FPGA及其应用 可编程逻辑器件（PLD） FPGA - Field Programmable Gate Array （现场可编程门阵列） CPLD - Complex Programmable Logic Device （复杂可编程逻辑器件） EP1C20 Device Floorplan PLD在电子设计中的应用 集成复杂数字逻辑 提高普通数字逻辑电路的速度 状态机 使用PLD的典型设计 任意波形发生（DDS，直接数字合成） 高精度测频、测相位、测脉宽 CRT示波器（X-Y方式）显示扫描 数字存储式示波器 逻辑分析 单片机I/O扩展 数字滤波器 在电子设计竞赛中使用的常用PLD器件型号选择 Altera：MAX7000S、MAX300A、Cyclone Xilinx：XC9500、XC9500XL、Spantan Lattice：MACH 4000 Altera的FPGA系列 PLD的软件工具 Altera：Quartus II Xilinx：ISE 第三方工具：ModelSim、Synplify 硬件描述语言HDL VHDL Verilog HDL DFF的Verilog描述 module dff ( d, clk, q); input d, clk ; output q; wire d, clk; reg q ; always @(posedge clk) q = d ; endmodule DFF的VHDL描述 -- Rising Edge Flip-Flop library IEEE; use IEEE.std_logic_1164.all; entity dff is port (data, clk : in std_logic; q : out std_logic); end dff; architecture behav of dff is begin process (clk) begin if (clkevent and clk = 1) then q = data; end if; end process; end behav; PLD的编程 CPLD使用Flash或EEPROM工艺可通过JTAG直接下载设计 FPGA使用配置器件或处理器配置 灵活使用FPGA的其他特性 FPGA内置PLL FPGA内置Memory：用于FIFO、Dual Port RAM、高速ROM FPGA中嵌入式逻辑分析仪 高速串行I/O（用于视频图像信号传输） SignalTap? II 逻辑分析仪 采样速率最高 200 MHz 多分析仪支持 1,024 通道 128K 采样深度 10级触发 无外接探头 Can be used simultaneously with the Nios II IDE debugger and the FS2 console! SignalTap? II Logic Analyzer * A D Lab * A D Lab 电子设计 杭州电子科技大学电子信息学院 系统集成技术研究所 EP1C20 Phase-Locked Loops (PLLs) Logic Array M4K RAM Block Bottom IOEs: LVDS DDR Top IOEs: LVDS DDR Side IOEs: LVDS, DDR PCI Side I/O Elements (IOEs): LVDS,DDR PCI 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 FPGA设计流程 应用FPGA/CPLD的EDA开发流程: 设计输入(原理图／HDL文本编辑) 1. 图形输入 图形输入 原理图输入 状态图输入 波形图输入 2. HDL文本输入 设计输入(原理图／HDL文本编辑) 这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HD