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时序电路的特点；引入反馈和时钟。因而，输出不仅于此刻的输入信号有关,而且还与电路原来的输出状态有关，在输入信号除去后,读信号对电路的影响(输出状态)能保留下来。 触发器是时序逻辑电路的基本单元。种类很多，一般分为双稳态触发器、单稳态触发器和无稳态触发器。 本章要求：掌握双稳态触发器的逻辑功能，理解寄存器和计数器的工作原理，并掌握其分析方法和简单时序逻辑电路的设计方法。 11-1 双稳触发器 性能特点： 能够存储1位二进制代码。 输出有两个相互对立稳定状态,即“0”或“1”。 输入触发信号时,触发器状态可以变改。 基本要求： 掌握R-S触发器、 J-K触发器、 D触发器、的逻辑功能。 一.R-S触发器 1. 基本R-S触发器 逻辑电路及符号 例1 已知R-S触发器输入波形如图,设初始值为0,画出 输出Q的波形。 从输出波形Q可知: 输出状态发生变化称为翻转。 使输出状态发生翻转的输入信号称为触发。 本触发器的触发方式称为低电平触发。 2. 同步R-S触发器 当要求输出按一定的时间节拍随输入信号控制而变化时,基本R-S触发器无能为力,应要采用同步R- S触发器。 逻辑电路与工作原理 特性表 从工作原理可知: 输出翻转,控制在CP=1的一段时间内,不能控制在某一瞬间; 在CP=1时,可能出现多次翻转(空翻）。 3. 主从R-S触发器 主从R---S触发器能准确地在某一刻翻转。 工作原理： 主从R-S触发器时序图 特点：主从R-S触发器的翻转时刻和封锁信号在CP下跳沿瞬间，接收信号在CP =1时，即输出状态由CP =1时，R、S状态而定 。 主从R-S触发器实现了输出准确翻转,避免了空翻,但输出总都存在一个不稳定的状态，使输入端信号受到限制。为避免出现不稳定状态,常采用主从JK触发器。 二. 主从JK触发器 逻辑电路及工作原理:CP =1时，从触发器被封锁,输出不变。 CP 1→0 (下跳沿)时： K=J=0时,R=S=0, Qn+1= Qn K=J=1时,由Qn而定,若 Qn =1, R=1 S=0, Qn+1 =0 ; Qn =0, R=0 S=1, Qn+1 =1 ; 主从JK触发器的功能 J≠K Qn+1= J J=K=0 Qn+1= Qn 主从JK触发器时序图 边沿JK触发器 边沿触发器的特点是：接收、翻转和封锁信号的时刻同在时钟CP的边沿瞬间，能有效地抑制输入干扰信号。 JK触发器是一种多功能的触发器,种类很多,并不是所有的触发器都是负边沿触发,由于结构不同,还有正边沿触发，通常在触发器的逻辑符号上标明。 负边沿JK触发器芯片 16 15 14 13 12 11 10 9 三. D触发器 逻辑功能 D=1 (J=1 K=0) CP作用后 Qn+1=1 D=0 (J=0 K=1) CP作用后 Qn+1 =0 时序图 11-3计数器 作用: 累计输入的脉冲个数。 基本结构: 由触发器和门电路组合而成。 分类: 按数值增减趋势（递增/减）,计数进制，翻转次序(同/异步)等分类。 基本要求： 掌握各类计数器的工作原理及分析方法。 一. 同步二进制加法器 同步：所有触发器在同一时刻翻转，由CP控制。 翻转条件：低位触发器全部为1。 用四个JK触发器，共有16种状态，组成4位二进制计数器。 触发器输入方程： 时序图 逻辑电路 二.异步二进制加法器 用四个负边沿触发的JK触发器，低位输出接高位CP组成计数器。因CP信号不同，故成为异步计数器。 三. 同步时序电路的分析 基本步骤 1）根据逻辑电路列出驱动 (输入)、输出方程。 2）将输入方程代入特性方程得到状态方程。 3）根据状态方程导出状态表。 4）画出状态图。 5）画出时序波形图，分析逻辑功能。 例1 分析同步时序电路。 四. N进制计数器 除二进制，十进制计数器外，还有其它进制计数器，如三进制，五进制计数器，统称为N进制计数器。其特点是电路有N个不同有效状态，当电路进入有效状态后，每来N个时钟， N个不同有效状态循环一次。 例1:试分析如图所示时序电路。 解: (1) 逻辑方程式 输出方程 F= Q3n Q1n 驱动方程 J1= K1= 1 J3= Q1n Q2n K3= Q1n J2=Q1nQ3n K2=Q1n (2)状态表、状态图和波形图 (3)逻辑功能分析 由状态图可见，000、001、010、011、