Ch04_组合逻辑装置的设计.pptVIP

第4章 組合邏輯裝置的設計 4.1 導論 4.2 組合邏輯電路的分析方法 4.3 組合邏輯電路的設計程序 4.4 NAND閘與NOR閘的通用性 4.5 全加器 4.6 積體電路實作 4.7 編碼器與解碼器 4.8 多工器與解多工器 4.9 同位電路 4.10 可規劃邏輯裝置 4.1 導論 組合邏輯電路的基本型式 SOP(積項之和)與POS(和項之積)實作 將邏輯閘相互連接以便在指定的輸入變數組合下產生指定的輸出 組合邏輯特性 輸出在所有時間都只與輸入的組合有關，與過去的輸入無關 4.1.1 邏輯函數的模式 組合邏輯函數能以方塊圖模型表示 包含n個具有二態值的輸入變數與m個輸出變數 經常以一個或多個陳述表示每個輸出與所有輸入組合間的函數關係 可能的輸入組合有 2n 種 組合電路可用m個輸出函數表示 邏輯函數的模式(續) 圖4.1 組合邏輯函數的方塊圖模型 邏輯函數的模式(續) 組合邏輯函數能以真值表表示 規格化每個函數輸入組合所要求的輸出 真值表能定義唯一的組合邏輯函數 以標準的SOP或POS型式代表 最小SOP表示式—“AND-OR”型式 能由狄摩根定理轉換為 “NAND-NAND”, “OR-NAND”, “NOR-OR”型式 最小POS表示式— “OR-AND”型式 能由狄摩根定理轉換為 “NOR-NOR”，“AND-NOR”，“NAND-AND”型式 邏輯函數的模式(續) 圖4.2 從特性到實作的組合邏輯函數 4.1.2 組合邏輯電路的實作方式 數位電路以積體電路（IC）的方式製作 積體電路將電晶體、二極體、電阻及電容等元件製作在稱為基座的單片半導體晶片（Chip） 晶片常由矽構成，裡面各種不同的元件相互連結以形成電子電路 晶片裝在由塑膠或陶質製成的包裝內，接線焊接到外面的接腳與其它裝置相連結 IC的包裝型式 常使用的包裝型式雙排型包裝（Dual-in-Line Package, 簡寫為DIP） 含有兩個並排的接腳 接腳由頂視圖中，用以辨認的缺口或小點為起點開始，以逆時針方向開始編號 常用的接腳包裝有14 、16、20、24、40 、64 IC的包裝型式(續) 圖4.3 雙排型IC IC的分類 表4.1 IC的分類 兩層次邏輯電路的實作 圖4.4 兩層次邏輯電路的轉換 兩層次邏輯電路轉換—實例 轉換下列函數為兩層次電路的八種型式 兩層次邏輯電路轉換—實例(續) 兩層次邏輯電路轉換—實例(續) 兩層次邏輯電路轉換—實例(續) 多層次邏輯電路的實作 邏輯電路技術上受到限制 如最大的扇入數 兩層次邏輯電路執行時 若邏輯閘的輸入數目超過最大的扇入數 須將方程式分解成多層次的電路來執行 完成新的多層次電路設計時 以最少的邏輯閘設計來要求最少的硬體，如此才能降低實際的成本 多層次邏輯電路的實作 最少變數(輸入)數目的使用 傾向於降低製造成本 實例 函數 的等效方程式 這兩式的和項數目都為2，g可預期有較低的成本 4.2 組合邏輯電路的分析方法 組合邏輯電路分析 在電路的輸入與輸出間，分析電路的邏輯圖並決定其函數關係 指定的組合邏輯電路輸出只與輸入有關 即輸出是輸入的函數 函數可以下列方式指定 真值表 邏輯方程式 電路的操作說明 4.2.1 分析過程 先確定電路為組合電路，而非序向電路 檢查並證明電路的邏輯圖不包含任何反饋路徑或記憶元件 反饋路徑 從第一個閘輸出連到第二個閘輸入，而第二個閘輸出再形成第一個閘輸入 組合邏輯電路的分析程序 將電路輸入標以字母 任何一個輸入的改變均能獨立於其他任何輸入 從邏輯圖的輸入端開始且進行到輸出端 用邏輯表示式標記每一個閘 重覆步驟(2) 直到邏輯表示式已經獲得每個電路的輸出函數 解釋在步驟(3)所獲得的邏輯表示式 決定電路操作的函數描述 若需要，轉換邏輯表示式為標準型式與結構電路的真值表 組合邏輯電路的分析程序—實例 分析下圖的組合邏輯電路 組合邏輯電路的分析程序—實例(續) 轉換為標準的SOP表示式 組合邏輯電路的分析程序—實例(續) 真值表分析 電路為有3個輸入的多數電路 在兩個或更多個輸入是1時，輸出為1 4.2.2 組合邏輯電路的危機 數位電路引起故障的主要原因 競跑危機(Race hazards) 危機情況會導致不可靠的電路操作 對邏輯閘的不同輸入，不同的訊號路徑有不同的傳遞延遲時間 不可預期的輸出暫態(訊號狀態的暫時變化)會在輸入改變後發生 組合邏輯電路的危機(續) 組合邏輯電路的危機型式 靜態(Static)與動態(Dynamic) 需消除危機才能使電路可靠的操作 數位電路設計